[发明专利]基于FPGA的四选一选择器的工艺映射方法

说明书

本发明涉及一种基于FPGA的四选一选择器的工艺映射方法，用于在LP中实现一个四选一选择器；LP包括两个LUT4、一个LUT4C和两个寄存器；所述方法包括：在第一个LUT4的输入端分别接入第一输入信号、第二输入信号，通过第一选通信号选通第一个LUT4的输出端输出第一输入信号或第二输入信号；并且在第二个LUT4的输入端分别接入第三输入信号、第四输入信号，通过第一选通信号选通第二个LUT4的输出端输出第三输入信号或第四输入信号；两个LUT4的输出端分别连接LP中一个二选一选择器的两个输入端；从而根据第二选通信号选通二选一选择器输出第一输入信号或第二输入信号，或者选通输出第三输入信号或第四输入信号。

技术领域

本发明涉及集成电路技术领域，尤其涉及基于FPGA的四选一选择器的工艺映射方法。

背景技术

现场可编程门阵列(Field－Programmable Gate Array，FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

在FPGA的应用设计中，多路选择器(MUX)是一种被广泛使用的通用器件。在传统的工艺映射方法中，基于四输入查找表(LUT4)实现的四选一选择器的逻辑映射示意图可以如图1所示。第一个LUT4通过选通信号S0对输入信号i2和i3进行选通，或者通过S1选通输出S0，并将选通后的输出信号连接到第二个LUT4的一路输入；第二个LUT4的其它三个输入端还输入信号i0和i1，通过选通信号S1选通输出来自第一个LUT4的输出的i2或i3，或者当第一LUT4选通输出S0时，通过S0选通输出i0或i1，以此实现四选一的输出。

在CME FPGA的架构中，FPGA芯片内部包括多个逻辑单元(Logic Element,LE)，每个LE包括多个逻辑区(Logic Parcel，LP)，每个LP中包括两个LUT4、1个LUT4C(带进位链的LUT4)和两个寄存器。基于CME-HR3架构，应用上述工艺映射方法的逻辑映射图可以如图2所示。因为第一个LUT4的输出信号需要连接到第二个LUT4的输入，在CME架构中，LUT4的输出经过绕线结构后连接到LUT4C的输入端，因此四选一选择器需要占用图2中上方的一个LUT4和LUT4C来实现。LUT4C是进位链的LUT4，可以用作加法器，因此当LUT4C资源紧张时，会产生竞争。并且LUT4的输出是经过绕线结构后才连接到LUT4C的输入端的，也导致了多路选择器的延时比直接使用LP内部连线要长。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种基于FPGA的四选一选择器的工艺映射方法，在资源消耗不变的情况下，有效避免了对LUT4C资源的占用，同时也有效的降低了逻辑时延，实现了对芯片效率的优化。

本发明实施例提供了一种基于FPGA的四选一选择器的工艺映射方法，所述工艺映射方法用于在FPGA的一个逻辑区LP实现一个四选一的选择器，所述LP中包括两个四输入查找表LUT4、一个带进位链的四输入查找表LUT4C和两个寄存器；所述工艺映射方法包括：

在第一个LUT4的输入端分别接入第一输入信号、第二输入信号和第一选通信号，通过所述第一选通信号选通所述第一个LUT4的输出端输出第一输入信号或者第二输入信号；并且

在第二个LUT4的输入端分别接入第三输入信号、第四输入信号和所述第一选通信号，通过所述第一选通信号选通所述第二个LUT4的输出端输出第三输入信号或者第四输入信号；

其中，所述第一个LUT4的输出端连接所述LP中的一个二选一选择器的第一输入端，所述第二个LUT4的输出端连接所述二选一选择器的第二输入端；

所述二选一选择器根据第二选通信号选通输出所述第一输入端输入的第一输入信号或者第二输入信号，或者选通输出所述第二输入端输入的第三输入信号或者第四输入信号。

优选的，所述工艺映射方法还包括: