[发明专利]晶体管的形成方法

说明书

一种晶体管的形成方法，包括：提供衬底，所述衬底上具有伪栅；形成覆盖于衬底表面、伪栅侧壁表面的层间介质层，且层间介质层顶部与伪栅顶部表面；在所述层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；以所述掩膜层为掩膜刻蚀去除伪栅，在层间介质层内形成凹槽，且凹槽底部侧壁表面形成有根部缺陷；采用干法刻蚀工艺刻蚀去除所述根部缺陷。本发明在去除伪栅后，采用干法刻蚀工艺刻蚀去除根部缺陷，从而提高后续在凹槽内形成的栅极的形貌，优化形成的晶体管的电学性能。

技术领域

本发明涉及半导体制作领域技术，特别涉及一种晶体管的形成方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的几何尺寸遵循摩尔定律不断缩小。当晶体管尺寸减小到一定程度时，各种因为晶体管的物理极限所带来的二级效应相继出现，晶体管的特征尺寸按比例缩小变得越来越困难。其中，在晶体管以及半导体制作领域，最具挑战性的是如何解决晶体管漏电流大的问题。晶体管的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了晶体管的漏电流。

尽管高k金属栅极的引入一定程度上能够减小晶体管的漏电流，但是，由于晶体管的形成工艺难以控制，现有技术形成的晶体管的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种晶体管的形成方法，在去除伪栅后去除根部缺陷，提高形成的栅极的质量，从而提高晶体管的电学性能。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底上具有伪栅；形成覆盖于衬底表面以及伪栅侧壁表面的层间介质层，所述层间介质层顶部与伪栅顶部齐平；在所述层间介质层表面形成掩膜层，且所述掩膜层暴露出伪栅顶部表面；以所述掩膜层为掩膜刻蚀去除伪栅，在所述层间介质层内形成凹槽，且凹槽底部侧壁表面形成有根部缺陷；采用干法刻蚀工艺刻蚀去除所述根部缺陷。

可选的，所述干法刻蚀工艺为同步脉冲刻蚀工艺，所述同步脉冲刻蚀工艺提供第二源功率以及第二偏置功率，且第二源功率以及第二偏置功率均为脉冲模式。

可选的，所述干法刻蚀工艺的刻蚀气体包括H₂。

可选的，所述干法刻蚀工艺的刻蚀气体还包括Ar。

可选的，所述同步脉冲刻蚀工艺的工艺参数为：所述第二源功率的高电平功率为1000瓦至2500瓦，第二源功率的低电平功率为500瓦至1500瓦，第二源功率的占空比为10％至80％；所述第二偏置功率的高电平功率为250瓦至500瓦，第二偏置功率的低电平功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％；刻蚀腔室压强为10毫托至200毫托，H₂流量为10sccm至500sccm，Ar流量为50sccm至500sccm。

可选的，所述第二源功率以及第二偏置功率的脉冲模式为同频率且同相位。

可选的，所述根部缺陷包括剩余伪栅以及覆盖在剩余伪栅表面的聚合物层。

可选的，采用同步脉冲刻蚀工艺刻蚀去除所述伪栅，同步脉冲刻蚀工艺提供第一源功率以及第一偏置功率，且第一源功率以及第一偏置功率均为脉冲模式。