[发明专利]用于单片堆叠集成电路测试的电路和方法

说明书

相关申请的交叉引用

本发明涉及以下共同转让的美国专利申请：于2013年9月16日由发明人桑迪·库马·戈埃尔提交的标题为“用于单片堆叠集成电路测试的电路和方法”的美国序列号为14/027,976的专利申请和于2013年9月18日由发明人桑迪·库马·戈埃尔提交的标题为“用于单片堆叠集成电路测试的电路和方法”的美国序列号为14/030,684的专利申请，其全部内容结合于此作为参考。

技术领域

本发明涉及用于单片堆叠集成电路测试的电路和方法。

背景技术

半导体器件技术中持续发展的趋势包括半导体器件的部件尺寸的小型化和半导体器件的不但增加的功能复杂度。虽然部件尺寸减小可有助于增大每单位面积的半导体器件(例如，管芯或集成电路(IC)上半导体构件块的数量，从而有助于实现每个器件的更复杂的功能，但是由单个器件不能满足对增加的功能复杂度的许多需求。

最近，这已经引起了诸如三维集成电路(3D IC)的集合器件的发展。产生3D IC的一个实例是通过在单个半导体晶圆上的层中构建电部件和它们的连接件。当在衬底上形成IC的基层时，在基层上方形成第一上层，并且使用通孔将第一上层连接到基层。可以在第一上层上方形成另一上层，等等。以这种方式，IC依次逐层增长。从而，通常将这样构建的IC称为单片堆叠IC。

虽然承诺在先进的工艺节点(诸如28nm以下)中提供密度和性能益处，但是上述提及的产生单片堆叠IC的方法具有来自其本身的挑战。一个挑战是针对单片堆叠IC的制造故障测试。传统的IC制造故障测试采用高良率管芯(KGD)理念，其中，使用诸如电源开路/短路测试、接地开路/短路测试、固定型故障测试、电流消耗测试(例如，IDDQ)、时序路径延迟故障(或转换故障)测试等的一套测试模式来测试预制管芯。如果发现管芯具有缺陷，就将其从进一步的加工(诸如封装)中去除以节约成本。这种制造故障测试通常通过结构化测试架构来实现。已经发现在单片堆叠IC制造故障测试中不期望这种KGD理念。这主要是由于以下事实：完整的逻辑通常横跨单片堆叠IC中的多个层，并且只有构建了所有的层或多个层之后，才能应用质量类似于或高于KGD测试的完整的故障测试。但是，在实施故障测试之前，直到构建所有的层或多个层的等待导致了重大的成品率损失问题。此外，在制造单片堆叠IC期间，每个层的测试使得对每层进行缺陷定位(defect isolation)和产量跟踪成为可能，这可以真正有助于发现层制造加工的相关问题。

因此，需要加强单片堆叠IC制造故障测试。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种单片堆叠集成电路(IC)，包括：位于所述IC的第一层中的高良率层(KGL)测试电路和扫描段，其中，所述第一层是所述IC的上层，所述KGL测试电路包括：第一测试输入端，连接至所述扫描段的输入端，以接收第一扫描移位数据；第一多路复用器，所述第一多路复用器具有第一数据输入端、第二数据输入端、第一选择输入端和第一数据输出端，其中，所述第一数据输入端连接到所述第一测试输入端，并且所述第二数据输入端连接到所述扫描段的输出端；第一测试输出端，连接到所述第一数据输出端，以将第二扫描移位数据传送到第二层；第二测试输入端，以从所述第二层接收第三扫描移位数据；第二多路复用器，所述第二多路复用器具有第三数据输入端、第四数据输入端、第二选择输入端和第二数据输出端，其中，所述第三数据输入端连接到所述第二测试输入端，并且所述第四数据输入端连接到所述第一数据输出端；第二测试输出端，连接到第二数据输出端，以传送第四扫描移位数据；第一控制元件，连接到所述第一选择输入端；以及第二控制元件，连接到所述第二选择输入端。

在上述IC中，所述第一控制元件是：到所述第一层的输入端、或位于所述第一层中的可编程寄存器；以及所述第二控制元件是：到所述第一层的另一输入端、或位于所述第一层中的另一可编程寄存器。

在上述IC中，所述控制元件是使用以下方式中的一种编程的寄存器：第二扫描链，所述第二扫描链具有所述控制元件；IEEE 1149.1接口；以及IEEE 1500接口。

在上述IC中，所述第二层是以下之一：所述IC的基层和所述IC的另一上层；以及所述第一层位于所述第二层上方。

在上述IC中，所述扫描段不包括扫描触发器，从而所述第一多路复用器退化；以及所述第一测试输出端和所述第四数据输入端连接到所述第一测试输入端。

在上述IC中，所述扫描段基于寄存器。