[发明专利]基于边沿相加的时钟延迟调节电路及其集成芯片

说明书

技术领域

本发明涉及一种集成电路领域，特别是涉及一种时钟延迟的调节电路。

背景技术

在分时采样ADC中，需要精确控制采样发生时刻。其中，采样电路由采样时钟来控制，通过调节采样时钟发生时间可以来控制采样发生时刻，而采样时钟发生时间可以通过调节采样时钟传输路径延迟来实现。

在现有的采样发生时刻控制技术中，主要是通过采用基于延迟单元选择方法的时钟延迟调节电路来实现对采样发生时刻的控制。例如，参见图1，示出了一种基于延迟单元选择的时钟延迟调节电路，包括多个依次串联连接的延迟单元和一个选择电路，所述多个延迟单元的输出端分别连接至所述选择电路。其时钟延迟调节原理为：输入时钟信号K_in依次经过多个延迟单元后得到多个延迟不同的时钟信号K1、K2、K3、K4，它们相对于原输入时钟信号K_in依次增加一个延迟单元延迟，之后所述时钟K1、K2、K3、K4被送入所述选择电路，根据数字码S0和S1的不同取值选择其中一个延迟时钟信号予以输出K_out。

由上述可知，现有的基于延迟单元选择的时钟延迟调节电路调节精度为一个延迟单元延迟时间。就目前的半导体工艺来说，延迟单元的延迟时间只能达到10^-12秒的量级，远远不能满足高速、高精确分时采样ADC对于精确时钟延迟调节的要求。

所以，如何进一步提高时钟传输路径延迟的精度以满足分时采样ADC的要求就成了本技术领域亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于边沿相加的时钟延迟调节电路，用于解决现有时钟传输路径延迟调节的精确度不高而难以满足高速、高精确分时采样ADC技术要求的问题。

为实现上述目的及其它相关目的，本发明提供以下技术方案：

一种基于边沿相加的时钟延迟调节电路，包括：时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。

优选地，在上述基于边沿相加的时钟延迟调节电路中，所述三个权重信号中的其中一权重信号为其它所有权重信号的平均值。

优选地，在上述基于边沿相加的时钟延迟调节电路中，所述三个延迟时钟信号包括第一延迟时钟信号、第二延迟时钟信号及第三延迟时钟信号。

作为上述优选方案的进一步优化，所述三个权重信号依次为第一权重信号、第三权重信号及第二权重信号，且所述第二权重信号为第一权重信号和第三权重信号的平均值。

优选地，在上述基于边沿相加的时钟延迟调节电路中，所述时钟延迟单元包括四个具有相同结构的延迟电路，分别为第一延迟电路、第二延迟电路、第三延迟电路及第四延迟电路，所述第一延迟电路的输入端用于接收所述时钟信号，且所述第一延迟电路的输出端输出所述第一延迟时钟信号并连接所述第二延迟电路的输入端，所述第二延迟电路的输出端输出所述第二延迟时钟信号并连接所述第三延迟电路的输入端，所述第三延迟电路的输出端输出所述第三延迟时钟信号并连接所述第四延迟电路的输入端，所述第四延迟电路的输出端悬空。

作为上述优选方案的进一步优化，所述权系数单元包括：数模转换器，用于将自权系数单元输入端输入的数字码转换成一对差分模拟信号并予以输出；放大器，用于接收所述差分模拟信号并予以放大后输出；驱动电路，用于接收经所述放大器放大后的差分模拟信号并将其分成三个权重信号并予以输出。