[发明专利]增强杂散抑制的捷变频频率合成器

说明书

技术领域

本发明涉及频率合成技术，尤其是一种增强杂散抑制的捷变频频率合成器。

背景技术

捷变频(频率捷变)频率合成技术被广泛运用于现代通信系统和雷达系统中。其一般是通过DDS(Direct Digital Synthesizer,直接数字式频率合成器)来实现的。虽然捷变频频率合成器采用DDS技术来实现频率合成具有变频速度快，频率分辨率高，便于调制信号的实现等优点。但是这种技术的缺点也很明显，就是受DDS内部DAC(Digital to Analog Converter，数字模拟转换器)的非线性等因素的影响，使得DDS输出信号的杂散抑制程度不高。并且目前的DDS芯片只能直接输出L波段的信号，如果需要输出C波段或者S波段的信号，则需对DDS输出的信号采用倍频器进行倍频处理，而引入倍频器又会进一步恶化输出信号的杂散抑制指标。因此如何改善DDS输出信号的杂散特性，是当前研究的热门问题。

如图1所示，是现有技术一种捷变频频率合成器的框架示意图。图中，捷变频频率合成器包括晶振11、点频源12、DDS单元、FPGA(Field－Programmable Gate Array，现场可编程门阵列)单元14和倍频器15。点频源12根据FPGA单元14的控制将晶振11输出的固定频率信号转换成点频信号f_T，DDS单元13根据FPGA单元14的控制将点频信号f_T转换成DDS信号f_o，倍频器15对DDS信号进行N倍频，得到N倍DDS信号f_o的倍频信号。由于这里采用倍频器15，对输出信号的杂散抑制问题会变得尤为突出，这是因为对信号进行倍频处理会进一步恶化信号的杂散抑制，理论上N倍频过后，杂散抑制指标会恶化20lgN，比如当N＝2时，杂散抑制指标恶化6dB；当N＝4时，杂散抑制指标恶化12dB。

发明内容

本发明所要解决的技术问题是：针对上述存在的问题，提供一种增强杂散抑制的捷变频频率合成器，能够降低信号的杂散恶化程度，进而增强杂散抑制。

本发明采用的技术方案是：提供一种增强杂散抑制的捷变频频率合成器，包括晶振、点频源、DDS单元、FPGA单元，所述点频源用于根据所述FPGA单元提供的频点控制参数将所述晶振输出的固定频率信号转换成点频信号；所述DDS单元用于根据所述FPGA单元提供的频率控制参数将所述点频信号转换成DDS信号，所述捷变频频率合成器还包括N级倍频单元，N为预设倍频次数，每一级倍频单元包括一分二功分器和混频器，所述一分二功分器用于将输入的信号分成第一分路信号和第二分路信号；所述混频器用于将所述第一分路信号作为输入信号，将所述第二分路信号作为本振信号，并对所述第一分路信号和所述第二分路信号进行混频后输出倍频信号；其中，所述DDS信号从第一级倍频单元输入。

优选地，所述捷变频频率合成器还包括滤波单元，所述滤波单元接入在所述DDS单元和第一级倍频单元之间，用于将所述DDS信号进行滤波后输入第一级倍频单元。

优选地，如果预设倍频次数为一次，则第一级倍频单元的混频器输出的倍频信号为最终的倍频信号。

优选地，如果预设倍频次数为至少两次，则第一级倍频单元的混频器输出的倍频信号输入至下一级倍频单元。

综上所述，由于采用了上述技术方案，本发明的有益效果是：通过一分二功分器将DDS的信号功分两路，一路作为混频器的输入信号，一路作为混频器的本振信号，由于无需采用倍频器，从而能够降低信号的杂散恶化程度，进而增强杂散抑制，并且由于混频器没有引入外部的本振信号，可以简化系统构成，还可以使得输出的信号频率远离三阶交调分量，方便后续滤除。

附图说明

本发明将通过例子并参照附图的方式说明，其中：

图1是现有技术一种捷变频频率合成器的框架示意图。

图2是本发明一种实施例的捷变频频率合成器的框架示意图。

图3是本发明另一种实施例的捷变频频率合成器的框架示意图。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。