[发明专利]一种快速锁定的全数字锁相环及实现方法

说明书

技术领域

本发明涉及数字电路技术领域，特别是涉及一种快速锁定的全数字锁相环及实现方法。

背景技术

锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态后，输出信号与输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个基本部件。随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来，在通信、雷达、测量和自动化控制等领域得到了广泛的应用。所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。全数字锁相环与传统的模拟电路实现的锁相环相比，不仅吸收了数字电路可靠性高、体积小、价格低等优点，并且由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。

传统的全数字锁相环一般由鉴相器、K变模可逆计数器、加减脉冲控制器、除N计数器等基本部件组成，原理框图如图1所示。输入频率f_i与比较频率f_o经过鉴相器产生相位误差脉冲，经过K变模可逆计数器，产生两种脉冲；加减脉冲控制器根据两种脉冲信号，对外部参考时钟频率提高或降低，再通过除N计数器，产生反馈信号f_o。但随着N值的增大，锁相环路的锁定周期变长；并且，基于K变模可逆计数器的工作原理，要求输入信号为占空比1:1的数字信号。

发明内容

本发明针对现有技术中存在的缺陷或不足，提供一种快速锁定的全数字锁相环及实现方法，通过控制锁相环路外部时钟信号，可以在一个周期内完成锁相环的捕获，实现快速锁定。该全数字锁相环可用于对频率信号的相位锁定和倍频信号的产生，尤其是在对锁相速度要求高的电路设计中，本发明具有十分明显的优势。

本发明的技术方案如下：

一种快速锁定的全数字锁相环，其特征在于，所述锁相环在一个周期内达到锁定状态；包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，所述鉴相器将输入频率fi和比较频率f_com进行鉴相，将产生的误差信号v_o输入给所述相位误差计数器；所述相位误差计数器对误差信号v_o进行计数，产生计数值N_x输入给所述脉冲控制器；所述分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂也输入给所述脉冲控制器；所述脉冲控制器根据计数值N_x，对频率信号f₁、f₂、2Nf_c进行选择性输出，将产生的倍频信号f_mul输入给所述除N计数器；所述除N计数器对脉冲控制器输出的倍频信号f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率f_com；所述外部时钟2Nf_c中的N为除N计数器的分频数，f_c为环路中心频率，且f_c≈f_i，

一种快速锁定的全数字锁相环的实现方法，其特征在于，通过持续插入外部时钟脉冲来改变比较频率的相位大小，包括以下步骤：

1)通过鉴相器对输入频率f_i和比较频率f_com进行鉴相，产生误差信号v_o；

2)通过相位误差计数器对误差信号v_o进行计数，产生计数值N_x；

3)通过分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂；

4)脉冲控制器根据计数值N_x的大小和奇偶性，对频率信号f₁、f₂、2Nf_c选择性输出，控制脉冲控制器输出的倍频信号f_mul的输出状态，改变倍频信号f_mul的频率大小，从而使分频后比较频率f_com的相位与输入频率f_i一致；