[发明专利]使用专用图形界面调用UVM验证环境的方法

说明书

技术领域

本发明涉及FPGA逻辑验证技术,具体地说是使用专用图形界面调用UVM验证环境的方法。

背景技术

传统的FPGA设计流程在选定FPGA器件后，先进行硬件描述语言的设计输入，简单仿真后就综合出网表并下载到目标板进行调试。仿真验证一般不会作为主要的保证设计质量的手段，也不会使用任何验证方法学。但是伴随当代FPGA容量的提升以及设计复杂度的提高，仅靠后期板上调试会浪费大量时间，并且难于定位逻辑错误，所以仿真验证在FPGA设计流程中的重要性逐渐提高，并且倾向使用芯片验证中用到的方法学。

UVM是芯片验证业界最新研发的一种验证方法学，工程师用它可创建坚实、可重用、具互操作性的验证组件和验证平台。UVM提供基于SystemVerilog语言开发的一套库函数，工程师通过调用库可以省去自己从零开始开发验证环境的麻烦。

但是，一般芯片设计验证与FPGA开发所使用的软硬件环境有很大区别。芯片设计验证一般使用linux服务器作为基础环境，工程师登陆到服务器上进行操作，并且利用各种shell，Makefile与脚本语言使设计验证环境能自动运行，芯片工程师一般习惯使用命令行完成任务。然而，FPGA开发者一般使用Windows PC机，通过图形界面操作软件，不太习惯使用命令行自动执行任务。对于完全没有SystemVerilog语言基础和UVM使用经验，不常使用Linux命令行的FPGA开发人员，直接在Linux下通过命令行使用UVM验证环境是一个具有挑战性的任务。即使对于习惯使用命令行，具有一些UVM使用经验的工程师，也需要在启动验证环境时手动敲入一长串命令参数，这个操作本身费事容易出错。因此，为验证环境开发一个图形操作接口，方便开发人员使用，是一件能极大提高开发效率，推进新技术广泛应用的事情。

商用EDA软件公司比如Mentor，Cadence等也提供一些验证管理工具，比如Cadence的Vmanager就是一款功能很强大的管理工具，提供很详尽的图形界面方便用户使用。但是这些管理工具都要收取极其昂贵的使用费用，而且他们都会绑定自己公司的仿真器，比如Vmanager只能调用IUS仿真器，不能使用其他公司的仿真器。同时，这些管理工具的功能强大也带来了一个弊端就是使用起来比较复杂，需要进行专门培训，才能搞清楚它的使用流程。

综合以上各种因素，独立开发一种简单易用的，能够兼容多种仿真工具的验证环境图形界面，是很有必要的。

发明内容

本发明针对现有技术存在的不足之处，提供了一种使用专用图形界面调用应用于FPGA逻辑设计验证的UVM验证环境的方法。

本发明提供了使用专用图形界面调用UVM验证环境的方法，其解决上述技术问题采用的技术方案如下：所述使用专用图形界面调用UVM验证环境的方法，通过对标准UVM验证平台的图形化包装，提供了一个简便明了的图形用户接口来使用复杂的UVM验证环境，降低了UVM验证环境的使用门槛，提高了逻辑代码开发的效率和质量。

该使用专用图形界面调用UVM验证环境的方法，其具体步骤包括：启动图形界面、选择运行模式、选择验证平台、选择测试用例、点击开始运行、等待运行结果及检查运行结果；其中，所述选择运行模式包括，可以从预编译设计、调试模式运行、文本模式运行和批处理模式运行这四种模式中选择运行模式；所述选择验证平台包括，会自动搜索项目中可用的测试平台，设计代码在不同场景下的行为需要使用不同的测试平台进行验证；所述选择测试用例包括，项目中的测试用例会被展示在列表中，设计代码在不同测试激励下的行为需要使用不同的测试用例进行验证。

采用本发明所述使用专用图形界面调用UVM验证环境的方法，首先在验证仿真项目目录中运行用户图形界面 verifick，出现用户使用图形界面的窗体后，然后选择运行模式，并选择验证平台以及选择测试用例，最后点击开始运行，并等待运行结果，检查运行结果，直到运行结束。

本发明所述使用专用图形界面调用UVM验证环境的方法与现有技术对比具有的有益效果：该方法实现了使用专用图形界面调用应用于FPGA逻辑设计验证的UVM验证环境，该UVM验证环境的图形界面是标准UVM验证平台的图形化设计，可以用于各种逻辑设计项目，为逻辑设计人员提供一个简便明了的接口来使用复杂的UVM验证环境；这种图形界面的验证环境接口，不需要开发人员输入复杂的命令，明确的显示可以选择的参数，极大方便了非专业验证人员使用专业的验证工具以及验证方法；