[发明专利]集成电路

说明书

【技术领域】

本发明关于集成电路，以及更特别地，关于集成电路的标准单元。

【背景技术】

在半导体设计中，标准单元方法是主要用数字-逻辑特征设计专用集成电路(ASIC)的方法。标准单元是由提供布尔逻辑功能(例如，和、或、异或、异或非、反相器)或存储功能(例如，触发器或锁存)的多个晶体管和互连结构形成。标准单元实现为固定-高度、可变-宽度全定制单元。标准单元在半导体衬底中以行来设置。在行与行之间是用于互连标准单元的路由区。此外，功率叶(power leaf)还可以通过路由区设置或可具有覆盖标准单元的设计区域。

为了简化ASIC设计工艺，各供应商已经开发了各种标准单元库。标准单元的使用有利于节省用于设计各种ASIC的时间和成本。此外，标准单元是最小化延迟和区域的典型的最佳的全定制布局。

【发明内容】

有鉴于此，本发明特提供以下技术方案：

本发明提供一种集成电路，包含：标准单元，包含多个PMOS晶体管以及多个NMOS晶体管，多个PMOS晶体管位于半导体衬底中的第一行和第二行，多个NMOS晶体管位于半导体衬底中的第三行，其中，第三行相邻于第一和第二行，且设置于第一和第二行之间。

本发明还提供一种集成电路，包含：第一标准单元，包含至少一个第一PMOS晶体管以及至少一个第一NMOS晶体管，至少一个第一PMOS晶体管位于半导体衬底中的第一行，至少一个第一NMOS晶体管位于半导体衬底中的第二行的第一区域；以及第二标准单元，包含多个第二PMOS晶体管以及多个第二NMOS晶体管，多个第二PMOS晶体管位于半导体衬底中的第一行和第三行，多个第二NMOS晶体管位于半导体衬底中的第二行的第二区域，其中第二行相邻于第一和第三行，且设置于第一和第三行之间，且第二区域的高度大于第二行中第一区域的高度。

本发明还提供一种集成电路，包含：第一标准单元，包含至少一个第一NMOS晶体管以及至少一个第一PMOS晶体管，至少一个第一NMOS晶体管位于半导体衬底中的第一行，以及至少一个第一PMOS晶体管位于半导体衬底中第二行的第一区域；以及第二标准单元，包含多个第二PMOS晶体管以及多个第二NMOS晶体管，多个第二PMOS晶体管位于半导体衬底中第二行的第二区域和第三行以及多个第二NMOS晶体管位于半导体衬底中的第四行，其中第二行相邻于第一和第四行，且设置于第一和第四行之间，以及第四行相邻于第二和第三行，且设置于第二和第三行之间，其中第四行中第二NMOS晶体管每个栅极的宽度是第一行中第一NMOS晶体管的栅极的宽度的至少两倍。

本发明还提供一种集成电路，包含：第一标准单元，包含多个第一NMOS晶体管以及多个第一PMOS晶体管，多个第一NMOS晶体管位于半导体衬底中的第一行和第二行，以及多个第一PMOS晶体管位于半导体衬底中的第三行，其中第三行相邻于第一和第二行，且设置于第一和第二行之间；以及第二标准单元，包含多个第二PMOS晶体管以及多个第二NMOS晶体管，多个第二PMOS晶体管位于半导体衬底中的第三行和第四行，以及多个第二NMOS晶体管位于半导体衬底中的第二行，其中第二行相邻于第三和第四行，且设置于第三和第四行之间。

本发明通过上述技术方案，将有助于低速应用下的区域和功率减小。

【附图说明】

通过阅读后续详细描述和参考附图的示例，可以更全面地理解本发明，其中：

图1显示根据本发明的实施例的集成电路；

图2显示图示根据本发明的实施例的图1的标准单元S6和D1的布局图的示例；

图3显示图示根据本发明的实施例的双倍高度单元以及单个高度单元的轨道号与包装密度之间的关系示意图；以及

图4显示图示根据本发明的实施例的图1的标准单元D1、D3和S8的布局图的示例。

【具体实施方式】

下文的描述具有实施本发明的最佳期待的模式。此描述是为了说明本发明的一般原理且不应该认为是限制。本发明的范围最好由参考所附的权利要求来确定。