[发明专利]半导体装置的制造方法及半导体装置

说明书

本发明涉及半导体装置的制造方法及半导体装置，其提供一种尺寸较小的半导体装置。对半导体基板的表面格子状的形成槽，在半导体基板上的由槽包围的区域通过积层复数个半导体芯片而形成积层体，且在由槽包围的区域形成覆盖复数个半导体芯片间及复数个半导体芯片的侧面的第1密封树脂层，对应积层体而分离半导体基板，以半导体芯片位于配线基板侧的方式将积层体搭载在配线基板上，在配线基板上形成密封积层体的第2密封树脂层，且对应积层体而分离配线基板，在形成第1密封树脂层之后且分离配线基板之前，自半导体基板的、形成有积层体面的反面，沿厚度方向磨削半导体基板的一部分。

[相关申请案]

本申请案享有以日本专利申请案2014-52716号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式的发明涉及一种半导体装置的制造方法及半导体装置。

背景技术

近年来，伴随着通信技术或信息处理技术的发展，要求半导体装置的小型化及高速化。为应对此，在半导体装置中推进以如下为目的的半导体封装的开发，即，通过积层有复数个半导体芯片的三维安装而缩短零件间的配线的长度来应对动作频率的增大，且提高安装面积效率。

例如，在NAND(与非)型闪速存储器等半导体装置中，自小型化及高速化的观点考虑，提出有在同一配线基板积层存储器控制器与存储器芯片的三维安装构造。作为三维安装构造，例如有利用TSV(Through Silicon Via，硅通孔)方式的积层构造。

在制造利用TSV方式的积层构造的半导体装置时，通过在导线架等金属板上积层复数个半导体芯片，且使用贯通半导体芯片的贯通电极进行半导体芯片间的电性连接而形成积层体，并通过底部填充树脂密封半导体芯片间。其后，使积层体与配线基板贴合。进而，通过填充密封树脂而密封积层体，在配线基板形成外部连接端子之后，进行切割而对应积层体来分离配线基板。

在利用底部填充树脂的密封步骤中，为了不使用以密封某一积层体的底部填充树脂扩散至邻接的其他积层体的形成区域而在金属板上设置有密封材料流出防止体，但如此会使金属板的尺寸不得不相应地变大有设置该防止体的程度。进而，在三维安装构造中，半导体装置易于变厚。由此，为了缩小半导体装置的尺寸，例如需要缩小设置积层体的基板的面积，并且使半导体装置变薄。

发明内容

实施方式的发明所欲解决的课题在于缩小半导体装置的尺寸。

实施方式的半导体装置的制造方法是如下方法，即，对半导体基板的表面格子状的形成槽，在半导体基板上的由槽包围的区域通过积层复数个半导体芯片而形成积层体，且在由槽包围的区域形成覆盖复数个半导体芯片间及复数个半导体芯片的侧面的第1密封树脂层，对应积层体而分离半导体基板，以半导体芯片位于配线基板侧的方式将积层体搭载在配线基板上，且在配线基板上形成密封积层体的第2密封树脂层，对应积层体而分离配线基板，在形成第1密封树脂层之后且分离配线基板之前，自半导体基板的形成有积层体的面的相反侧的面沿厚度方向磨削半导体基板的一部分。

附图说明

图1是表示半导体装置的制造方法例的流程图。

图2A及B是用以说明半导体装置的制造方法例的图。

图3A及B是用以说明半导体装置的制造方法例的剖面图。

图4A及B是用以说明半导体装置的制造方法例的剖面图。

图5A及B是用以说明半导体装置的制造方法例的剖面图。

图6A及B是表示半导体装置的构造例的图。

图7是表示半导体装置的制造方法例的流程图。

图8A及B是用以说明半导体装置的制造方法例的剖面图。