[发明专利]高速放大器

说明书

背景技术

在放大器中，可能存在其频率值与gm/C成比例的非主导频率极点，其中gm是输出级的跨导，C是输出节点处的总电容(例如，C可以包括输出节点处负载的电容、输出节点本身的电容和寄生电容)。

对于高速应用，非主导极点需要被推出到高频。低的非主导极点频率能够导致差的相位裕度(欠阻尼行为)和低带宽。为了增加非主导极点的频率，放大器可设计成在放大器的输出级具有增加的电流以提高输出级的gm。然而，这会导致功耗增加。另外，由于gm/C本质上受制造工艺限制，所以增加的电流不足以增加输出级的非主导极点的频率。

因此，对于具有增加或改进的非主导极点频率且具有改进的带宽和调整时间的放大器存在需求，而无需增加输出级的电流。

附图说明

图1示出了根据本公开实施方案的电路。

图2示出了根据本公开实施方案的电路中的晶体管的剖视图。

图3示出了根据本公开实施方案的电路。

图4示出了根据本公开实施方案的电路中的晶体管的剖视图。

图5示出了根据本公开实施方案的电路。

图6示出了根据本公开实施方案的电路。

具体实施方式

根据图1所示的实施方案，电路100可以包括晶体管110、以及电感网络120。晶体管110可以在输出节点上输出以驱动负载140。电感网络120可以连接到晶体管110的源极节点以补偿输出节点的电容。

在图1中，电路100可以是放大器电路。晶体管110可以是PMOS(P型金属氧化物硅)晶体管。晶体管110可以具有连接到待放大的输入AC信号的栅极。驱动器130可以是与晶体管110串联地连接在电源VDD和GND之间的电流驱动器，以产生驱动负载140的输出节点。

可选地，晶体管110可以是配置为偏置通过放大器电路100的电流的电流驱动晶体管。在该情况下，驱动器130可以接收待放大的输入信号。

在上述构造中，晶体管110可以在其源极点上连接到VDD，在其漏极节点上连接到输出节点，并且与电感网络120串联连接到电源VDD。晶体管110可以使其源极节点连接到电感网络120，使得电感网络120补偿与输出节点和晶体管110相关联的电容。

通过将电感网络120在晶体管110的源极节点上与晶体管110串联连接，电路100采用例如与晶体管110串联的电感网络120。电感网络120的电感可有效地“关掉”输出节点处的电容(例如，包括负载电容、电路100输出节点的寄生电容)，并且推出电路100的有效的非主导极点有效频率，或者产生具有更佳调整性能的复极点。电感网络120的最优值取决于电路支路(可以包括晶体管110和其他器件)中的电路100的gm2以及在电路100的输出节点处的总电容(C2)。电感网络120的电感值可以根据如下公式来确定：L＝k C2/gm2²，其中k是常数。电路100中的电感(L)、电容(C2)和有效电阻(1/gm2)可以形成并联(RLC)谐振电路，因为电感(L)、电容(C2)和有效电阻(1/gm2)中的每一项有效地并联连接在晶体管110中。因此，通过使用电感网络120，可以使得电路100的响应更快，并且可以提高电路100的非主导频率响应极点频率。

根据仿真，为不使用电感网络120来实现相似的响应，通过电路100的功率需要增加大约60％。换言之，电感网络120可以将电路100中的功耗降低大约40％以实现相同的响应时间。

图2示出了晶体管110的理想化的剖视图。

晶体管110可以是具有栅极202的PMOS，栅极202具有栅极氧化物层204、P掺杂源极区域206、P掺杂漏极区域208、N掺杂势阱区域210和P型衬底212

根据电路100中实现的实施方案，晶体管110可以使其P掺杂源极区 域208与电感网络120连接。诸如扩散或金属分接等各种分接可以实现在晶体管110的上述部分中以连接到电感网络120。另外，电感网络120利用形成在衬底上的金属条来实现，金属条和衬底的几何结构和金属特性限定了特定的期望电感值。电感网络120可以包括手柄形状的电感器或螺旋形的电感器。电感网络120的电感值可以在100皮亨和350皮亨之间。额外的元件可以包含在电感网络120中。

根据图3所示的实施方案，电路300可以包括晶体管310和电感网络320。晶体管310可以在输出节点上输出以驱动负载440。电感网络320可以连接到晶体管310的源极节点，以补偿输出节点的电容。