[发明专利]扩展双精度的80位浮点处理单元在处理器中的集成系统及方法

说明书

技术领域

本发明属于嵌入式微处理器领域，涉及一种扩展双精度的80位浮点处理单元在处理器中的集成系统及方法。

背景技术

工程应用对嵌入式处理器的计算精度提出了更高的要求。一方面是由于实时图像处理、3D技术等多媒体技术的应用需求；另一方面是因为飞行控制、自动导航、姿态校准等航空、航天领域的发展要求。

当前仅有部分x86架构的CISC处理器支持80位扩展双精度浮点运算；而ARM、PowerPC、MIPS和SPARC V8等典型架构的嵌入式RISC处理器仅支持单、双精度的浮点运算。由于SPARC V8架构的开源、免费及高可靠性，基于V8架构的嵌入式处理器在国内外航空航天领域应用广泛，如航天771所的LCR3206RH、Atmel公司的AT697系列、Aeroflex公司的UT699系列，上述国内外各种型号的嵌入式V8处理器仅支持单精度或双精度的浮点运算，已逐渐不能满足未来航天领域对计算精度的要求。

文献“微处理器浮点IP核集成设计”公开了一种适用于x86指令集的80位FPU集成方案，该方案利用微指令控制器读取ROM中的浮点微指令码，在浮点微指令码的控制下完成FPU与整点单元IU的数据交换。该方法实现了80位FPU与IU的数据交互和异常处理，但是整个处理过程需要不断的读取ROM中的微指令码，从而消耗大量的处理器时间，效率较低。

文献“Scalable LEON 3 based SoC for Multiple Floating Point Operations”中给出了一种基于LEON 3(SPARC V8架构)的FPU集成方法。该方法将FPU作为AHB总线上的从机，通过LEON 3处理器向FPU写源操作、启动传输、读取结果等步骤完成FPU浮点运算。该方法实现简单，硬件消耗少，但是其需要LEON 3不断以访存指令干预运算，其效率仅为常规设计的1/4。

瑞典Gaisler研究所(已被美国Aeroflex收购)在其产品列表“GRLIB IP Core User’s Manual”中给出了适用于LEON处理器(SPARC V8架构)的单、双精度的FPU集成方案RGFPC、GRLFPC。用户只能获得其实现方案的网表文件(*.edf)，无法得知其具体的实现方案，且上述RGFPC、GRLFPC仅支持单精度或者双精度的FPU集成，更高精度的FPU集成无法实现。

目前，FPU的设计技术比较成熟，专利“提高半规模双精度浮点乘法流水线效率的结构”(ZL01141498.7)、“一种浮点乘加融合单元的五级流水结构”(ZL20071009908.9)等均给出了高性能的浮点处理单元FPU的设计方案。然而，这些专利文献中均未给出如何让这些高效的FPU与处理器整点单元IU协同工作。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种扩展双精度的80位浮点处理单元在处理器中的集成系统及方法，该系统及方法可以使现有的仅支持单、双精度浮点运算的嵌入式处理器具备支持单、双及扩展双精度浮点运算的能力。

为达到上述目的，本发明所述的扩展双精度的80位浮点处理单元在处理器中的集成系统包括PC、五级流水线、四级浮点处理流水线及指令预译码模块，四级浮点处理流水线包括浮点控制模块、DP2模块、DP1模块、DP0模块、待集成的FPU及浮点寄存器组，PC的输出端与取指模块的输入端相连接，取指模块的输出端与指令预译码模块的输入端相连接，指令预译码模块的输出端分别与五级流水线的输入端及浮点控制模块的输入端相连接，浮点控制模块的浮点输出端依次经DP2模块及DP1模块与DP0模块的输入端相连接，指令预译码模块与浮点控制模块之间、指令控制模块与五级流水线之间、浮点控制模块与DP2模块之间、DP2模块与DP1模块之间以及DP1模块与DP0模块之间分别设有第一个级间寄存器、第二个级间寄存器、第三个级间寄存器、第四个级间寄存器及第五个级间寄存器，浮点控制模块的控制信号输出端与待集成的FPU的输入端相连接，待集成的FPU的输出端分别与DP2模块的输入端、DP1模块的输入端及DP0模块的输入端相连接，浮点寄存器组的输入端分别与各级间寄存器的输出端及待集成的FPU的输出端相连接。

所述浮点控制模块包括控制状态机、FPOP译码模块、地址生成器、相关判断模块、启动模块及原操作数寄存器，控制状态机与FPOP译码模块、地址生成器、相关判断模块、启动模块及原操作数寄存器相连接，地址生成器与FPOP译码模块、相关判断模块及启动模块相连接，启动模块与原操作数寄存器及待集成的FPU相连接。