[发明专利]一种高速异步串行通信方法

说明书

技术领域

本发明涉及串行传输通信领域，具体涉及高速异步串行数据通信系统。

背景技术

随着集成电路技术的发展，通信系统对数据传输速率的要求越来越高，早期的并行传输模式由于速率的提升而逐渐暴露出I/O一致性问题而成为提升系统传输速率的瓶颈。因此，串行传输系统备受设计者青睐。在高速串行传输系统中，多采用串并转换与并串转换方法实现数据的高速传输，在发送设备中，通常将低速率并行输出数据经过编码后转为串行数据，输出至接收设备；类似地，在接收设备中，首先将采样数据进行串并转换，将并行的低速率数据传输至后续电路模块。

在串行传输系统中，为使接收设备能正确采样输入数据，采样时钟以及数据处理成为电路设计的关键之处。由于在实际应用中，时钟信号存在漂移与抖动现象，例如使用误差为±5ppm的晶振作为时钟源，运行一天的走时误差为(5x24x60x60)/1000000＝0.432s，在电路运行中，由于时钟或信号误差会引起数据采样错误。为使接收端能够正确采样数据，多采用数据时钟恢复方法，这些方法设计复杂，并且无法解决因时钟自身跳动漂移而引起的误差问题。

发明内容

为降低或避免由于时钟或者信号抖动引起的数据采样错误，本发明提出一种高速异步串行通信方法，能够降低或消除采样错误。具体设计方案描述如下：

本发明一种高速异步串行通信方法包括：数据采样模块、数据判定恢复模块、数据对齐与串并转换模块：

所述数据采样模块，对原始输入数据进行同频不同相的过采样与缓存操作，并将每相时钟的采样数据输出至数据判定恢复模块，具体实现方法如下：

利用锁相环或数据时钟管理器或逻辑电路产生N个同频不同相的采样时钟记为clk1～clkN，当N＝2时，则clk1与clk2的相位差为90°，当电路工作使能信号有效时，同时使用clk1与clk2的上升沿以及下降沿采样输入数据，输出4路采样数据；当N>2时，假设3≤I≤J≤N，则时钟clkI与clkJ的相位差为360°*(J-I)/N；当电路工作使能信号有效时，使用这N个时钟对原始输入信号进行采样，并将N个时钟的采样数据进行输出。

所述数据判定恢复模块包含数据同步部分与数据判定恢复部分，具体实现如下：

数据同步部分将不同相的各个采样信号同步至同一时钟域，并将同步后的各个采样数据输入至数据判定恢复部分；

数据判定恢复部分根据上一个输出数据与输出时钟的相位关系，对同步后的采样数据进行判定，若判定当前采样数据冗余，扔弃当前采样数据，无有效数据输出；若判定当前采样数据出现缺失，增添缺失数据，同时输出单比特缺失数据与单比特有效判定数据；否则，输出单比特有效数据。

所述数据对齐与串并转换模块包括串并转换与数据对齐两部分，具体实现如下：

串并转换部分对输入数据进行串并操作，若当前输入为单比特数据，串并转换移位寄存器移动1位，左移或右移由电路设计所定，串并转换计数器加1；若当前输入为2比特数据，串并转换移位寄存器移动2位，串并转换计数器加2；若无有效数据输入，串并转换移位寄存器不做移动操作，串并转换计数器值不变；当一个串并转换操作完成，则输出串并转换操作完成标识；

数据对齐部分完成数据通信帧格式检测，若移位寄存器值为数据通信帧格式的同步Key码信号，则表示数据已被同步，修改串并转换部分串并转换计数器的值，使能串并转换部分的电路重新开始串并转换工作；若串并转换结果为数据通信帧格式的同步开始信号，表明有效数据帧已开始，则开始输出串并转换结果；若串并转换结果为数据通信帧格式的同步结束信号，停止输出串并转换结果，等待下一次数据同步。

由于本发明根据前一个输出数据与输出时钟的相位关系，动态的判定当前同步后的采样数据，从而动态的进行删除冗余数据与增加缺失数据或正常数据判定操作，对串行输入的每比特数据进行判定，电路实现简单，系统稳定，确保了输出数据的正确性。

附图说明

图1是高速异步串行通信方法的电路结构示意图。

图2是数据采样模块电路图。

具体实施方式

下面结合附图，对本发明作进一步的说明。

参照图1，高速异步串行通信方法包括：数据采样模块、数据判定恢复模块、数据对齐与串并转换模块。