[发明专利]用于穿硅通路金属化的粘合层

说明书

技术领域

本发明涉及一种用于在半导体晶片上形成半导体器件的方法。更具体地讲，本发明涉及形成通路金属化。

背景技术

包括穿硅(Si)通路的硅半导体用于从成像产品和存储器到高速逻辑和高电压器件产品的各种技术。严重依赖于形成为穿过硅半导体晶片的通路的一种技术是三维(3D)集成电路(IC)。三维IC是通过堆叠减薄的半导体晶片芯片并且使用穿硅通路(TSV)使它们互连而形成的。

发明内容

为了实现上述目的并且根据本发明的目的，提供了一种用于在硅晶片中形成铜填充的穿硅通路(through silicon via)特征的方法。在晶片中蚀刻穿硅通路。绝缘层形成在穿硅通路中。阻挡层(barrier layer)形成在穿硅通路中。无氧硅、锗或硅锗粘合层沉积在阻挡层上。种子层沉积在粘合层上。这个步骤之后是退火。所述特征用铜或铜合金填充并且经历第二次退火。

在本发明的另一个表现形式中，提供了用于在硅层中形成铜填充特征的方法。阻挡层在硅层的特征中形成。硅、锗或硅锗粘合层沉积在阻挡层上。种子层沉积在粘合层上。这些特征用铜或铜合金填充，并且晶片经历退火。

以下将在本发明的详细描述中并且结合以下附图更详细地描述本发明的这些和其他特征。

附图说明

在附图的视图中通过举例方式而非限制方式来说明本发明，并且其中相同的附图标记指代相似的元件，并且其中：

图1是本发明的实施方式的流程图。

图2A至图2G是使用本发明的工艺形成的结构的示意图。

具体实施方式

现在参照如附图所示的本发明的一些优选实施方式来详细描述本发明。在以下描述中阐述了诸多具体细节以便提供对本发明的透彻理解。然而，本领域技术人员会明白，本发明在没有这些具体细节中的一些或所有的情况下。在其他情况下没有详细描述公知的工艺步骤和/或结构，以免不必要地使本发明难以理解。

图1是本发明的实施方式的高阶流程图。提供了穿硅通路(步骤104)。(最普通的二氧化硅或二氧化硅基)绝缘层形成在穿硅通路上(步骤108)。阻挡层形成在硅通路上(步骤112)。粘合层形成在阻挡层上(步骤116)。种子层形成在粘合层上(步骤120)，然后使晶片退火(124)。穿硅通路被填充(步骤128)。使堆层退火(步骤132)。使堆层平坦化(步骤136)。

在本发明的优选实施方式中，提供了衬底上的穿硅通路(步骤104)。图2A是具有衬底204的堆层200的示意性剖视图，该衬底204具有穿硅通路208。穿硅通路208可以完全穿过硅衬底204或者部分穿过硅衬底204。通常，如果穿硅通路208没有完全穿过硅衬底204，那么随后的工艺用来去除穿硅通路208没有穿过的这部分硅衬底204，使得穿硅通路208穿过剩余的衬底204。优选地，穿硅通路208具有小于15μm的宽度。更优选地，穿硅通路208具有大于8:1的深宽比。优选地，穿硅通路208具有大于5μm的深度。

绝缘层形成在穿硅通路上(步骤108)。图2B是在绝缘层212形成在穿硅通路208上之后的堆层200的示意性剖视图。氧化硅(最常用的电介质)可以通过化学气相沉积(CVD)或原子层沉积(ALD)工艺沉积或者在氧化气氛中从硅上热生长以形成绝缘层212。

阻挡层形成在通路上(步骤112)。图2C是在阻挡层216形成在绝缘层212上之后的堆层200的示意性剖视图。优选地，阻挡层216包括氮化钨、TiN、TiW、TiSN、WSiN或RuTiN中的至少一种。更优选地，阻挡层216包括重量百分比大于10％的钨。阻挡层216还可以通过物理气相沉积(PVD)、CVD或ALD工艺来沉积，但后两者是优选的，因为CVD和ALD在非常高的深宽比通路(>17:1)中提供均匀电镀，从而可以提供层的更高的均匀度。在其他实施方式中，阻挡层216包括W、Ti、Ta、N、Si、O或C中的一种或多种的组合。

粘合层形成在阻挡层上(步骤116)。优选地，粘合层通过无电沉积(ELD)、原子层沉积(ALD)或化学气相沉积(CVD)工艺沉积硅、锗或硅锗(SiGe)层来形成。这种粘合层可以通过使用SiH₄、GeH₄或其他含氢的硅和/或锗的化合物来形成。这种层的厚度可以在至的范围内，优选地在至的范围内。图2D是在粘合层220形成在阻挡层216上之后的堆层200的示意性剖视图。