[发明专利]一种可调整环路带宽的数字锁相环及其调整方法在审

专利信息
申请号: 201410390834.8 申请日: 2014-08-08
公开(公告)号: CN104158541A 公开(公告)日: 2014-11-19
发明(设计)人: 王博;梅丁蕾;吴铃铃 申请(专利权)人: 上海凌阳科技有限公司
主分类号: H03L7/18 分类号: H03L7/18
代理公司: 北京博思佳知识产权代理有限公司 11415 代理人: 林祥
地址: 201203 上海市浦东*** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 可调整 环路 带宽 数字 锁相环 及其 调整 方法
【说明书】:

技术领域

发明涉及数字锁相环技术领域,尤其涉及一种可调整环路带宽的数字锁相环及其调整方法。

背景技术

模拟锁相环技术在过去的几十年中,已在信息处理的很多领域得到长足发展,包括无线接收发射器中的频率合成器,有线数据通信中的时钟和数据恢复,以及在多媒体视频应用中的时钟采样等。然而在近几年的电路发展中,已开始出现了锁相环的全数字化应用需求。比如通信领域中,数字式中频信号的应用,要求提供混频器时钟的频率合成器不能是模拟锁相环。还比如多媒体视频应用中,锁相环恢复的像素时钟在提供给模数转换器作为采样时钟前,需要进行灵活的相位处理,以确保模数转换器采样到的信号正确无误,要求作为采样时钟的锁相环可以提供灵活的片外相位处理方式,及更广泛的输入参考频带选择范围。上述这些要求是模拟锁相环所无法实现的,国际上已开始了全数字锁相环的研究。全数字锁相环技术虽已有问世,但由于其发展的时间非常短,在系统和电路的各设计环节上还非常不完善,无论在锁相环的性能还是应用流程上还未完全实现优化。

其中,作为全数字锁相环重要组成部分的数字环路滤波器,其数字化的设计方式,可以为全数字锁相环路的硬件实现带来一定的便利。比如,加快了电路设计周期,提供了灵活的片外处理能力。

但在其数字环路滤波器的参数设计方法上,却存在了严重的缺陷。一是算法繁琐冗余,涉及的数学处理方式太多,比如:加、减、乘、除等都用到;二是由此算法产生的硬件电路,会给系统带来复杂的运算特性,需要耗费高成本的硬件来对此系统进行支撑;三是整个系统的运用会因为硬件的制约而受到限制,从而严重影响全数字锁相环电路在后端板级实施应用的成功率。

为了克服上述缺陷,在全数字锁相环的输入信号频率大范围变化的应用情况下,数字环路滤波器的参数只能取一种值或预先在硬件中保存几组值供选择,而不能在芯片内部简单地直接由电路运算得到这些参数。

因此,如何在全数字锁相环的输入信号频率大范围变化的应用情况下,调整数字环路滤波器的参数成为亟待解决的技术问题。

发明内容

有鉴于此,本发明提供一种可调整环路带宽的数字锁相环及其调整方法,其根据全数字锁相环输入信号频率的不同自动调整环路数字滤波器参数,以保持输入信号频率和环路带宽的倍数不变,而使全数字锁相环的响应速度及各种性能保持基本不变。

本发明提供一种可调整环路带宽的数字锁相环,包括:

时间-数字转换电路,用于接收输入信号CK_HS,并对接收的输入信号CLK_HS进行时间-数字转换处理;

环路数字滤波器,用于接收所述时间-数字转换电路处理后的信号,并对其进行数字滤波;

数字控制振荡器,用于接收所述环路数字滤波器滤波后的信号,并输出压控振荡信号CK_DCO给所述时间-数字转换电路,以及产生所述数字锁相环的输出信号CK_OUT;

分频器,用于接收输出信号CK_OUT并对其进行分频处理后作为反馈信号CK_FB发送给时间-数字转换电路;

环路滤波自动调整电路,用于根据输入信号、高频信号CK_XTAL以及所述时间-数字转换电路的增益值Gt2d调整所述环路数字滤波器的第一参数值G1和第二参数值G2。

一种可调整环路带宽的数字锁相环的调整方法,包括:

接收输入信号CK_HS,并对接收的输入信号CLK_HS进行时间-数字转换处理;

根据输入信号、高频信号CK_XTAL以及时间-数字转换电路的增益值Gt2d调整所述环路数字滤波器的第一参数值G1和第二参数值G2,并采用调整后的第一参数值G1和第二参数值G2对所述时间-数字转换处理后的信号进行数字滤波;

对所述数字滤波后的信号进行压控振荡处理,并输出压控振荡信号CK_DCO给时间-数字转换电路,以及产生所述数字锁相环的输出信号CK_OUT;

接收输出信号CK_OUT并对其进行分频处理后作为反馈信号CK_FB发送给时间-数字转换电路。

由以上技术方案可见,本发明本发明提供一种可调整环路带宽的数字锁相环及其方法,能够根据全数字锁相环输入信号频率的不同自动调整环路数字滤波器模块的参数,以保持输入信号频率和环路带宽的倍数基本不变。

附图说明

图1是现有技术中的数字锁相环电路连接方框图;

图2是图1等效到频率域的Z域模型;

图3是本发明可调整环路带宽的数字锁相环电路连接方框图;

图4——图8是本发明第一参数值G1和第二参数值G2的硬件verilog;

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