[发明专利]一种DLL延时链及减小延时锁相环时钟占空比失真的方法

说明书

技术领域

本发明涉及一种DLL延时链及减小延时锁相环时钟占空比失真的方法。

背景技术

延迟锁相环(DLL)广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络，多用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。

延迟锁相环(DLL)对时钟占空比的失真要求很严格，原因如下：

1.现今的存储数据传输基本上都采用双倍数据率(Double Data Rate，DDR)接口，即在时钟信号的上升沿和下降沿都输出数据，当时钟信号的占空比因失真而不是50％时，上升沿的数据间隔输出与下降沿的数据间隔输出不同。在这种情况下，由于采用更小的数据间隔来定义用于时钟转换的有效数据窗口，就减少了定时边限。

2.随着系统频率的提高，占空比失真会导致时钟在其传输路径出现丢失现象，直接影响DLL电路的功能。

现有延迟锁相环(DLL)由DLL延时链、反馈延时、鉴相器、DLL控制器和输出驱动器组成。其工作原理是：DLL的输入时钟经过延时链后产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器。鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器路根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。

由于时钟信号在DLL电路中传输路径主要集中在DLL延时链，所以DLL延时链的占空比失真决定了DLL输出时钟的占空比失真特性。

传统的DLL延时链采用如图1所示的延时单元(DU)串联组成，图1中clkin为延时链的输入信号，enn为控制第n级延时单元的使能信号，clkout为延时链的输出信号。其中延时单元的传统电路如图2所示，采用典型的二级与非门实现。可以看出，现有DLL延时链对时钟的占空比失真比较大，主要由于对输入占空比不好的时钟没有矫正功能且占空比对工艺、温度以及版图的匹配很敏感。

发明内容

本发明提供一种DLL延时链及减小延时锁相环时钟占空比失真的方法，该DLL延时链有效地减小了延时锁相环占空比失真的问题。

本发明的具体技术解决方案如下：

该DLL延时链包括串联的若干个延时单元，所述延时单元是差分电路。

所述延时单元包括两个相同且串联的子电路，子电路包括五个nmos管和7个pmos管；其中第一nmos管、第二nmos管、第一pmos管、第二pmos管均为时钟差分输入管，第一pmos管和第一nmos管用于连接差分时钟信号clkin，第二pmos管和第二nmos管用于连接差分时钟信号clkinb，第三nmos管、第四nmos管、第三pmos管和第四pmos管均为使能开关，用于连接电路的使能输入，第三nmos管和第三pmos管用于连接电路使能en，第四pmos管和第五pmos管用于连接电路使能enb；第五pmos管和第六pmos管的栅极分别用于连接电路输出信号ck1和ck1n并形成正反馈，第七pmos管和第五nmos管为电路的偏置电流；所述输出信号ck1和ck1n作为另一个子电路的clkinb和clkin。

所述第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管和第六pmos管的源极，以及第七pmos管的漏极均与第一节点连接，第一pmos管、第三pmos管、第五pmos管和第一nmos管的漏极，以及第六pmos管的栅极与第二节点连接，第二pmos管、第四pmos管、第六pmos管和和第二nmos管的漏极，以及第五pmos管的栅极与第三节点连接，第一pmos管和第一nmos管的栅极与接收差分时钟信号clkin的clkin节点连接，第二pmos管和第二nmos管的栅极与接收差分时钟信号clkinb的clkinb节点连接，第三pmos管和第三nmos管的栅极与接收使能输入en的en节点连接，第四pmos管和第四nmos管的栅极与接收使能输入enb的enb节点连接，第七pmos管的栅极用于输入pbias信号，第七pmos管的源极与电源连接，第三nmos管和第四nmos管的源极，以及第五nmos管的漏极与第四节点连接，第五nmos管的栅极用于输入nbias信号，第五nmos管的源极接地；第一nmos管的源极与第三nmos管的漏极连接，第二nmos管的源极和第四nmos管的漏极连接。

该减小延时锁相环时钟占空比失真的方法，包括以下步骤：

1]时钟差分信号输入至DLL延时链