[发明专利]一种具有凸面栅极结构的B4‑Flash

说明书

技术领域

本发明涉及非易失性存储器，具体涉及一种具有凸面栅极结构的B4-Flash。

背景技术

闪存是非易失存储器件的一种，传统的闪存利用浮栅极来存储数据，而浮栅一般使用多晶硅(poly)材料制作。

对于NOR闪存记忆单元，最重要的限制其尺寸继续缩减的是栅长的缩短。这主要是由于沟道热电子(channel Hot Electrons，简称CHE)注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子方式不适用。另外一个问题是与NAND和AND数据存储器件相比，这限制了NOR闪存的编译率。根据文献“G.Servalli,et al.,IEDM Tech.Dig.,35_1,2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。

根据Shuo Ji Shukuri等人发表的文章“A 60nm NOR Flash Memory Cell Technology Utilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot Electron Injection”提到了B4(Back Bias Assisted Band-to-Band)-Flash Memory的器件尺寸缩小的原理。

如图1所示，典型的浮栅B4-Flash结构由衬底10，隧穿氧化层(tunnel oxide)11，电荷存储层(浮栅，floating gate，FG)12，阻 挡介质层13和导电层(控制栅，control gate，CG，或称门极)14组成。在衬底内包括源极(source)和漏极(drain)。该结构储存信息的原理是：当编译时，在导电层14之上施加一较大的电压，并将源漏极和衬底接地，由于隧穿效应使衬底10中的电子隧穿过隧穿氧化层11，存储在电荷存储层12中。当擦除时，施加一负电压至导电层14，并将源漏极和衬底10接地，电荷存储层12的电子反向隧穿回衬底10。为使编译和擦除的速度提高，需要较薄的隧穿氧化层，然而如此薄的厚度会使电荷的保持能力和编译/擦除过程中的耐久性降低。但擦除的速度与电场强度成正比，电场越大，擦除速度越快。在该结构进行擦除过程中有两个隧穿过程：一是电子从电荷存储层12中隧穿到衬底10；二是电子从栅极经过阻挡介质层13进入电荷存储层12中。

继续参照图1所示，在传统的浮栅B4-Flash结构中，由于各层(隧穿氧化层11、电荷存储层12、阻挡介质层13、导电层14)上下表面均为水平面且平行排列，因此编译和擦除时的电力线是通过各层平行分布的，在擦除开始时电荷存储层12中电子的数量多，隧穿氧化层11的电场远大于阻挡介质层13的电场；但是随着擦除的进行，电荷存储层12的中捕获的电子逐渐减少，因此隧穿氧化层11中的电场不断减少而阻挡介质层13中的电场不断增加，直到完全擦除时两处电场强度相等。因此，电荷存储层12中电子隧穿到衬底10的隧穿速度会随隧穿氧化层11电场的减弱而减弱，而经导电层14隧穿到电荷存储层12中的隧穿会逐渐增强。当两个隧穿的速度相等时，电荷存储层12中的电子失去和注入达到动态的平衡，进入擦除饱和的状态，使擦除不能继续进 行，擦除速度降低。

现有技术存在的问题：因为现有的浮栅B4-Flash技术仍然采用平面的栅结构，存在擦除饱和的问题。

专利(CN 102376770A)公开了一种浮栅器件及其方法，该浮栅器件包括：衬底，具有沟道区；浮栅电介质材料，在沟道区上方；浮栅，在浮栅电介质材料上，并且包括：多晶硅材料，以及杂质，在多晶硅材料中，并且被配置为与多晶硅材料相互作用以抵制实质上热感生的多晶硅材料晶粒尺寸变化；控制栅电介质，在浮栅上；以及控制栅，在控制栅电介质上。

该专利借助多晶硅栅材料中掺杂的杂质来与多晶硅材料产生相互作用以在热处理期间抵制多晶硅材料的晶粒尺寸的变化，并且相对于阈值电压而设置浮栅器件电荷存储特性。但是由于该结构与传统的Flash结构相同，其包括的浮栅电介质材料与浮栅的上下表面均为一水平面，因此在编程过程中，其电力线的分布与图1所示完全相同，因此仍然存在有擦除饱和的问题。

发明内容

本发明根据现有技术中的B4-Flash存在的缺陷，提供了一种具有凸面型栅极结构的B4-Flash，其中，所述栅极结构设置于一有源区衬底之上，位于所述栅极结构底部两侧的有源区衬底中形成有源极掺杂区和漏极掺杂区，所述源极掺杂区和漏极掺杂区之间形成一沟道；