[发明专利]用于输入/输出结构的垂直纳米线晶体管

权利要求书

1.一种用于保护电路免受静电放电ESD电压影响的系统，所述系统包括：

输入端子，用于接收输入信号；

ESD保护电路，被配置为从所述输入端子处接收所述输入信号，所述ESD保护电路包括一个或多个垂直纳米线场效应晶体管(FET)，其中，所述一个或多个垂直纳米线场效应晶体管中的每个都包括：

具有第一导电类型的阱，形成在半导体衬底中，

纳米线，具有i)位于所述纳米线的第一端处的源极区，以及ii)位于与所述第一端相对的所述纳米线的第二端处的漏极区，所述源极区还包括形成在所述阱中的部分，其中，所述源极区和所述漏极区具有第二导电类型，使得PN结形成在所述阱和所述源极区中形成在所述阱中的部分之间，和

栅极区，围绕所述纳米线的一部分，其中，所述栅极区与所述漏极区分隔开第一距离，所述栅极区和所述漏极区的分隔提供了所述漏极区和所述源极区之间的串联电阻；以及

输出端子，被配置为从所述ESD保护电路接收所述输入信号，其中，所述输入信号中由ESD引起的电压被所述电阻和所述PN结减弱。

2.根据权利要求1所述的系统，其中，第二电路连接至所述输出端子，并且保护所述第二电路免受所述由ESD引起的电压的影响。

3.根据权利要求2所述的系统，其中，所述输入端子、所述ESD保护电路、所述输出端子以及所述第二电路包括集成电路的各部分，其中，所述第二电路包括实现所述集成电路的逻辑设计的一个或多个核心晶体管，并且所述ESD保护电路的一个或多个垂直纳米线场效应晶体管是所述集成电路的输入/输出晶体管。

4.根据权利要求3所述的系统，其中，所述一个或多个核心晶体管和所述输入/输出晶体管使用相同类型的垂直纳米线场效应晶体管。

5.根据权利要求1所述的系统，其中，所述一个或多个垂直纳米线场效应晶体管是无结积累型纳米线晶体管。

6.根据权利要求1所述的系统，其中，所述栅极区包括栅极介电质，并且所述电阻减小了所述栅极介电质中的电场。

7.根据权利要求1所述的系统，其中，所述ESD保护电路包括：

PMOS垂直纳米线场效应晶体管，所述PMOS垂直纳米线场效应晶体管包括N型阱、P型源极区和P型漏极区；以及

NMOS垂直纳米线场效应晶体管，所述NMOS垂直纳米线场效应晶体管包括P型阱、N型源极区和N型漏极区，

其中，所述PMOS垂直纳米线场效应晶体管和所述NMOS垂直纳米线场效应晶体管以电路并联布置连接。

8.根据权利要求7所述的系统，其中，所述输入端子连接至所述PMOS垂直纳米线场效应晶体管的漏极区和所述NMOS垂直纳米线场效应晶体管的漏极区，而所述输出端子连接至所述PMOS垂直纳米线场效应晶体管的源极区和所述NMOS垂直纳米线场效应晶体管的源极区。

9.根据权利要求8所述的系统，其中，所述输入端子和所述输出端子之间的第一路径包括所述PMOS垂直纳米线场效应晶体管的源极区和漏极区之间的串联电阻，而所述输入端子和所述输出端子之间的第二路径包括所述NMOS垂直纳米线场效应晶体管的漏极区和源极区之间的串联电阻。

10.根据权利要求8所述的系统，其中，接地参考电压施加至所述PMOS垂直纳米线场效应晶体管和所述NMOS垂直纳米线场效应晶体管中的一个，VDD参考电压施加至所述PMOS垂直纳米线场效应晶体管和所述NMOS垂直纳米线场效应晶体管的另一个，从而所述PMOS垂直纳米线场效应晶体管和所述NMOS垂直纳米线场效应晶体管的PN结将输出端子处的电压钳位在所述接地参考电压和所述VDD参考电压之间。

11.根据权利要求10所述的系统，其中，所述接地参考电压施加至所述NMOS垂直纳米线场效应晶体管的P型阱，而所述VDD参考电压施加至所述PMOS垂直纳米线场效应晶体管的N型阱。