[发明专利]一种数吉赫兹采样率下的极低延迟快速傅里叶变换方法

说明书

技术领域

本发明属于数字信号处理技术领域，尤其涉及在超高速采样率下利用可编程逻辑器件，对采样数据进行极低延迟的快速傅里叶变换运算(Fast Fourier Transform，FFT)。

背景技术

数字信号处理系统以其可靠、廉价和精度高等优点在近几十年得到了迅猛的发展，被用于几乎各个工程领域。在数字信号处理中，一种经常遇到的运算是离散时间傅里叶变换(Discrete Fourier Transform，DFT)。直接计算DFT会导致很高的运算复杂度，若输入信号的点数为N，则直接计算DFT需要N²次复数乘法和N²-N次复数加法。当点数较大时这是难以接受的。

1965年，Cooley和Tukey提出了一种降低DFT运算量的计算方法即快速傅里叶变换(Fast Fourier Transform，FFT)。利用FFT计算时，若输入信号的点数为N，则需要次复数乘法和N·log₂(N)次复数加法。随着N的增加FFT的运算量只比线性增长快一些。相比于直接结算DFT，FFT的运算量大大降低。所以实际应用中都采用FFT的方法来实现DFT的计算。

在具体实现FFT时，需要综合考虑各种因素，比如输入数据的速率、对处理延时的要求、对资源占用的要求等。目前，FPGA厂家提供的成熟的FFT的IP核有两类结构。第一类是只使用一个蝶形运算单元，通过控制时序达到在时间上复用这个蝶形运算单元的效果。第二类是流水线技术，使用多个串行排列的蝶形运算，数据也是串行输入的。分析这个两类结构，第一类结构占用很少的资源，但系统的处理延迟是很高的，而且输入数据率不会太高。第二类结构采用流水线技术，能降低处理延迟，但由于蝶形运算是串行的，所以处理延迟不能降到极低，另外输入数据速率同样不会太高。某厂家提供的IP核计算256点FFT，若采用第一类结构，处理延迟约2000个FPGA工作时钟周期，采用第二类结构处理延迟约700个FPGA工作时钟周期。这能满足普通的计算FFT的需求。

但是，在实际中有另一类计算FFT的需求，这类需求的采样速率非常高。比如每秒数吉赫兹个采样样本(Gigabit Samples Per Second，GSPS)，同时要求计算FFT的处理延迟极低。这种需求采用前面所述普通的FFT实现结构不再合适。普通的流水串行结构或者时分复用结构处理不了这么高的输入速率，处理延迟也不能做到极低。

发明内容

本发明针对现有的普通FFT实现结构的缺陷，提出了一种数吉赫兹采样率下的极低延迟快速傅里叶变换方法，该方法能够满足数据速率高，处理延迟低这两个普通FFT无法满足的需求。

一种数吉赫兹采样率下的极低延迟快速傅里叶变换方法，具体如下：

S1、采用并行输入方式输入采样数据：记需要进行FFT的点数为N＝2^L·2^M，记输入的数据速率为F_s，则经过并行输入后逻辑器件的工作频率降为F_s/2^L，其中，2^L表示并行输入的通道数目，所述2^L的值由采样设备确定，2^M表示并行输入全部数据所需要的时钟周期；

S2、确定样点数据与各个并行通道的映射关系：将并行输入通道编号为Chx，N点FFT中的第n个数据被映射到第x个通道Chx上，映射关系式为n＝x+m·2^L，其中，n表示N点FFT的第n个数据，x表示第x个输入通道，m表示输入开始后的第m个时钟周期，0≤m≤2^M-1，0≤x≤2^L-1；

S3、经过S1和S2的处理，S1所述FFT按照基2抽取了M次，得出需要2^L个2^M点的DFT模块，每个DFT模块的输入数据对应一个S2所述并行输入通道Chx中的所有数据，每个DFT模块的数据按照时钟串行进入，通过控制时序复用资源；

S4、当S3所述2^L个DFT模块输出后，根据FFT抽取的次数M完成后续M次蝶形运算。

进一步地，S3所述2^L个DFT模块是并行的，所述2^L个DFT模块相互之间硬件独立。

本发明的有益效果是：

本发明将FFT结构并行化，提高处理的数据率，同时大大降低了FFT的处理延迟时间。

附图说明