[发明专利]基于可重构环形振荡器的物理不可克隆函数及其产生方法有效

专利信息
申请号: 201410340723.6 申请日: 2014-07-17
公开(公告)号: CN104200180B 公开(公告)日: 2017-01-25
发明(设计)人: 刘伟强;王成华;余益飞 申请(专利权)人: 南京航空航天大学
主分类号: G06F21/76 分类号: G06F21/76
代理公司: 江苏圣典律师事务所32237 代理人: 贺翔
地址: 210016 江*** 国省代码: 江苏;32
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摘要:
搜索关键词: 基于 可重构 环形 振荡器 物理 不可 克隆 函数 及其 产生 方法
【说明书】:

技术领域

发明涉及信息安全硬件加密技术领域,尤其涉及一种基于可重构环形振荡器的物理不可克隆函数及其产生方法。 

背景技术

物理不可克隆函数是一种能够提取集成电路中门电路间或连线间在制造加工过程中引入的随机差异的硬件电路,其特点是相同的电路结构在不同的集成电路上实现后生成的响应值两两都不相同,即每一片集成电路上生成的响应值都是唯一的。利用物理不可克隆函数的这一特性,可以将其应用于加密密钥的生成,以及设备的认证与识别等信息安全领域。 

传统的基于环形振荡器的物理不可克隆函数由环形振荡器矩阵,两个n选1选择器,计数器和比较器组成,如图 2所示。环形振荡器矩阵由n个完全相同的环形振荡器构成,每个环形振荡器是由奇数个反相器构成的振荡环路,其个数一般为5个或者7个。两个n选1选择器通过激励信号,即选择器的配置信号,从环形振荡器矩阵中选择两个不同的环形振荡器,并将其振荡信号输入到计数器。两个计数器分别用于计数两路振荡信号的振荡次数,并将结果输出到比较器,比较器根据两者计数值的差异决定响应值。两个计数器的工作完全同步。 

利用这种方法能实现每个环形振荡器间延时差异的提取,且这种差异是由于加工制造过程中由于不可控因素引入的随机性产生的,通过对比这种差异可以生成随机的响应信号。假如用该方法实现一个具有实用价值的物理不可克隆函数所需的环形振荡器的数量是非常庞大的,硬件实施成本将会非常高昂。 

发明内容

本发明所要解决的技术问题是为了克服上述现有技术的不足,提供了一种基于可重构环形振荡器的物理不可克隆函数,可以在保证安全性的条件下提高硬件资源的利用效率,降低基于环形振荡器的物理不可克隆函数的硬件实施成本。 

本发明为解决上述技术问题采用以下技术方案: 

基于可重构环形振荡器的物理不可克隆函数,包含映射模块、控制模块和可重构环形振荡器矩阵;

所述映射模块用于根据输入的激励信号生成与之对应的配置信号,并将其输入至可重构环形振荡器矩阵;

所述可重构环形振荡器矩阵由可重构比特产生器构成,矩阵中比特产生器的数量由实际应用中的需求确定;

所述可重构比特产生器包含可重构振荡环路、计数器、寄存器和比较器;

所述可重构振荡环路用于根据接收到的配置信号产生具有唯一频率的振荡信号;

所述计数器用于统计预先设定的时间间隔内可重构振荡环路中具有唯一频率的振荡信号的振荡次数;

所述寄存器用于存储所述计数器统计的计数值;

所述比较器用于比较当前计数器的计数值与所述寄存器中存储的之前计数器的计数值,并将比较结果输出;

所述控制模块用于控制协调所映射模块和所述可重构环形振荡器矩阵工作。

作为本发明基于可重构环形振荡器的物理不可克隆函数进一步的优化方案,所述可重构振荡环路包含至少四个延时单元; 

当所述延时单元的个数为奇数时,所述可重构振荡环路具体包含偶数个反相器延时单元与一个2输入与非门延时单元;

当所述延时单元的个数为偶数时,所述可重构振荡环路具体包含奇数个反相器延时单元与一个2输入与门延时单元;

所述延时单元依次相连构成串行环路,其中,上一个延时单元的输出端与下一个延时单元的两个输入端相连,配置端与所述映射模块相连。

所述可重构振荡环路中随着延时单元的增加,可以生成的比特数越多,若有n个延时单元,能生成的比特数为2n(2n-1)/2; 

作为本发明基于可重构环形振荡器的物理不可克隆函数进一步的优化方案,所述反相器延时单元由2选1选择器与反相器构成,其中,所述2选1选择器的输出端与所述反相器的输入端相连,所述2选1选择器的两个输入端作为反相器延时单元的两个输入端,所述述2选1选择器的配置端作为反相器延时单元的配置端,所述反相器的输出端作为反相器延时单元的输出端。

作为本发明基于可重构环形振荡器的物理不可克隆函数进一步的优化方案,所述2输入与非门延时单元由2选1选择器与2输入与非门构成,其中,所述2选1选择器的输出端与所述2输入与非门的一个输入端相连,所述2输入与非门的另一个输入端与所述控制模块相连,所述2选1选择器的两个输入端作为2输入与非门延时单元的两个输入端,所述述2选1选择器的配置端作为2输入与非门延时单元的配置端,所述2输入与非门的输出端作为2输入与非门延时单元的输出端。 

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