[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件，包括：第一区域具有：衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为第一器件形成区域；第一隔离结构，位于第三半导体层两侧、衬底之上；空腔，位于第三半导体层的源漏区域之下、第一隔离结构与第二半导体层端部之间；第二区域具有：衬底；衬底之上的第二器件；第二隔离结构，位于第二器件两侧的衬底上。本发明的器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。此外，空腔处较低的介电常数，使得其可承受较高的电压。

技术领域

本发明涉及半导体器件领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增加，而随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

SOI衬底是在硅的下方嵌入了二氧化硅层，相对于体硅器件，SOI衬底形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体效应(Floating Body Effect)，难以满足器件高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体器件及其制造方法。

本发明提供了一种半导体器件，包括：

第一区域具有：

衬底，所述衬底具有第一半导体材料；

第二半导体层，位于衬底之上；

第三半导体层，位于第二半导体层之上，为第一器件形成区域；刻蚀所述第二半导体层和所述第三半导体层以形成有源区和第一隔离沟槽；从所述第二半导体层的端部去除部分的第二半导体层，以形成开口，使所述第二半导体层仅形成在所述第三半导体层的沟道区域下方；

第一隔离结构，位于第三半导体层两侧、衬底之上；

空腔，位于第三半导体层的源漏区域之下、第一隔离结构与第二半导体层端部之间；

第二区域具有：

衬底；

衬底之上的第二器件；

第二隔离结构，位于第二器件两侧的衬底上。

可选的，所述衬底为体硅衬底，第二半导体层为Ge_xSi_1-x，0<x<1，第三半导体层为硅。

可选的，还包括：

氧化物层，位于构成空腔的半导体材料的表面上。

可选的，在第一隔离结构与衬底之间以及第三半导体层与第一隔离结构之间也形成有氧化物层，第二隔离结构与衬底之间也形成有氧化物层。

可选的，第二区域还具有：形成于衬底上的第三半导体层，第二器件位于衬底上的第三半导体层上。

此外，本发明还提供了一种半导体器件的制造方法，包括步骤：

提供具有第一半导体材料的衬底，所述衬底具有第一区域和第二区域；

在衬底的第一区域上形成第二半导体层，以及在第二半导体层上形成第三半导体层；