[发明专利]由杂质离子植入调整的通道半导体合金层成长

说明书

技术领域

一般而言，本发明是关于集成电路，且尤其是关于包含有沉积在晶体管的有源区域的表面上的硅/锗合金层的晶体管。

背景技术

电子产品朝向越来越复杂的集成电路的趋势需要降低电子装置的尺寸以达成越来越高的集成密度。

晶体管是目前集成电路中的主要电路组件。目前，可以设置数百万个晶体管在当前可得的复杂集成电路(例如，微处理器、CPU、存储芯片等等)中。随之而来，关键的是包含在集成电路中的晶体管的典型尺寸要尽可能的小，以使得高集成密度能够达成。

晶体管通常形成在有源区域中，该有源区域定义在由衬底支撑的半导体层内。目前，该半导体层在大部分的集成电路中是由硅所制成，其可以由单晶、多晶或非晶形式提供。其他材料，譬如掺杂剂原子或离子可以被引入该原始的半导体层中。

金氧半导体场效晶体管(metal-oxide-semiconductor field effect transistor,MOSFET)或更一般而言，场效晶体管(FET)，不管是N通道晶体管或P通道晶体管，均包含源极和漏极区域，其高度掺杂有相同物种的掺杂剂。逆掺杂或弱度掺杂的通道区域随后设置在该源极和漏极区域之间。通过在该通道区域附近形成栅极电极并以薄的绝缘层将他们分开，可以控制该通道区域的导电性，也就是，该导电通道驱动电流的能力。在其他事情中，该通道区域的导电性是依据该电荷载子的移动力以及沿着该晶体管宽度方向在该源极和漏极区域之间的距离(又称为通道长度)而定。举例而言，通过降低该通道长度，降低通道的电阻率。因此，通过降低该晶体管通道长度可以达成晶体管的增多的切换速率和较高的驱动电流能力。

当制造具有典型的栅极尺寸在50nm以下的晶体管时，所谓的“高k/金属栅极(high-k/metal gate,HKMG)＂现在已成为新的制造标准。依据HKMG的制程流程，包含在该栅极电极中的该绝缘层是由高k材料所组成的。这是为了对比于传统的氧化物/多晶硅(oxide/polysilicon,poly/SiON)方法，其中该栅极电极绝缘层典型地由是氧化物所组成，在硅基的装置中，较佳的是二氧化硅或氮氧化硅。高k材料是指具有介电常数“k”高于10的材料。在栅极电极中用做为绝缘层的高k材料的例子有氧化钽(Ta₂O₅)、氧化钛锶(SrTiO₃)、氧化铪(HfO₂)、氧化硅铪(HfSiO)、氧化锆(ZrO₂)等等。

HKMG使得在该栅极电极中的该绝缘层的厚度能够增加，从而显着地降低通过该栅极的漏电流(leakage current)，即使该晶体管通道的典型尺寸低于30nm或更小。然而，HKMG的实施带来了新的技术挑战并需要相对于传统poly/SiON技术的新型集成架构。

举例而言，为了调整该栅极电极物种的功函数(work function)，需要发现新材料以调整该晶体管的阈值电压到想要的电平(level)。为了这个目的，薄的“功函数金属＂层被插入到该高k电介质和置于该高k电介质上的栅极材料之间。可因此通过改变该金属层的厚度来调整该阈值电压。

目前，存在两种不同的方案用来在半导体制程流程中实现HKMG。在第一种方法中，称为先柵极(gate-first)，该制程流程类似于以下的传统poly/SiON方法。首先实行包含该高k电介质薄膜和功函数金属薄膜的该栅极电极的形成，接着是晶体管制造的连续步骤，例如，定义源极和漏极区域、硅化部分的该衬底表面、金属化等等。另一方面，依据第二种方案，也称为后栅极(gate-last)或替代栅极(replacement gate)，例如掺杂物离子植入、源极和漏极区域的形成和衬底硅化的制造阶段是在存在有可牺牲的伪栅极下实行的。在执行该高温的源极/漏极形成和所有的硅化物退火循环之后，该伪栅极由真实栅极替代。

为了进一步调整该晶体管的阈值电压，外延半导体合金薄膜被引入到该晶体管通到区域。当使用先柵极的HKMG方法时，该外延半导体合金薄膜特别有利于降低该阈值电压。在硅基装置的情况下，该半导体合金薄膜典型地是实施成硅锗(SiGe)合金薄膜外延成长在部分的包含通道区域的衬底表面上。如上所述所形成的硅锗层，或更一般而言，半导体合金层，在本文之后将被分别称为“通道硅锗层”或“通道半导体合金层”。