[发明专利]半导体装置及其制造方法、以及半导体装置的安装方法

说明书

相关申请的交叉引用

在此通过引用并入2013年8月1日提交的日本专利申请第2013-160544号的全部公布内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体装置及其制造方法，以及半导体装置的安装方法，并且本发明可优选地应用于包括厚的含有例如铜的最上层配线的半导体装置及其制造方法，以及半导体装置的安装方法。

背景技术

近些年，存在使一个半导体芯片与各种不同安装配置兼容的需求。例如，当以小间距布置的用于引线接合的外部端子转换为以较大间距布置的用于诸如凸电极(例如WPP)的外部端子时，厚的含有铜的重配线(重配线层，最上层配线)被用于半导体芯片的顶表面之上。

这样的重配线层还用于除了上述应用(其中外部端子的间距被转换)之外的其他应用，例如，在日本未审查专利申请公开2007-73611号(专利文献1)中，公开了一种技术，其中无源元件和与其连接的配线通过使用重配线形成在半导体晶片(衬底)之上。具体而言，形成包括二氧化硅膜、氮化硅膜和聚酰亚胺树脂膜的三层绝缘膜以覆盖在衬底之上形成的含有铝(Al)的下层配线。在三层绝缘膜中形成的开口的底部，所述下层配线具有焊盘部，含有铜的重配线的一端与所述焊盘部连接，而另一端在三层绝缘膜之上延伸以与凸电极连接。为了减小施加于凸电极的应力，在包括二氧化硅膜和氮化硅膜的层压结构之上形成的聚酰亚胺膜的厚度比所述层压结构的厚度相对更大。

同样，在日本未审查专利申请公开1998-92817号(专利文献2)中，公开了：具有低介电常数的嵌入式绝缘膜和具有高介电常数和高抗吸湿性的钝化膜依次沉积，通过上述两种膜的复合膜形成配线的表面保护膜。还公开了：通过等离子CVD法沉积的TEOS膜用作具有低介电常数的嵌入式绝缘膜，通过等离子CVD法沉积的氮化硅膜用作钝化膜；在氮化硅膜的沉积之前，通过执行CMP处理使TEOS膜变平。在专利文献2中，描述了：在钝化膜中，不需要考虑台阶部分的覆盖差、针孔或裂缝的发生、局部应力的增加等；因此钝化膜的厚度可以设置为必要的最小值。这就是说，执行通过CMP处理使TEOS膜变平以使在其上形成的钝化膜的厚度小。

本发明的发明人研究了如何通过使用重配线层作为配线来改善半导体装置的运行速度。根据发明人的研究，揭示了：难以在聚酰亚胺树脂膜配设在重配线下方的结构中(如专利文献1中的描述)高密度布置重配线层。还揭示了：如果采用简单地省略聚酰亚胺树脂膜的结构，在重配线层下方的绝缘膜中会产生裂缝，因而从抗湿性角度而言，降低了半导体装置的可靠性。

发明内容

根据本说明书的描述和附图，其它问题和新的特征将会变得清楚。

根据一种实施方式的半导体装置，包括：第一配线，该第一配线经由第一绝缘膜在半导体衬底之上形成；第二绝缘膜，该第二绝缘膜包括覆盖所述第一配线的无机膜并具有在其上已经执行过CMP处理的平坦上表面；第三绝缘膜，该第三绝缘膜形成在所述第二绝缘膜之上并且包括抗湿性比所述第二绝缘膜的抗湿性高的无机膜；第二配线，该第二配线形成在所述第三绝缘膜之上。第二配线的厚度比第一配线的厚度大10倍或10倍以上，第二配线位于第三绝缘膜之上，而在该第二配线自身和第三绝缘膜之间没有有机绝缘膜插入。

根据上述实施方式，半导体装置的可靠性能够得以改善。

附图说明

图1为实施方式的半导体装置的主要部分的平面图；

图2为图示所述实施方式的半导体装置的整个结构的截面图；

图3为所述实施方式的半导体装置的主要部分的截面图；

图4为制造步骤期间所述实施方式的半导体装置的主要部分的截面图；

图5为在图4之后的制造步骤期间所述半导体装置的主要部分的截面图；

图6为在图5之后的制造步骤期间所述半导体装置的主要部分的截面图；

图7为在图6之后的制造步骤期间所述半导体装置的主要部分的截面图；

图8为在图7之后的制造步骤期间所述半导体装置的主要部分的截面图；

图9为在图8之后的制造步骤期间所述半导体装置的主要部分的截面图；

图10为在图9之后的制造步骤期间所述半导体装置的主要部分的截面图；

图11为在图10之后的制造步骤期间所述半导体装置的主要部分的截面图；

图12为在图11之后的制造步骤期间所述半导体装置的主要部分的截面图；