[发明专利]一种基于FPGA的采样数据内插方法

说明书

本发明提出了一种基于FPGA的采样数据内插方法，适用于数字示波器。基于FPGA的采样数据内插方法包括：内插开始阶段：当采集数据结束后要进入内插时，首先通过快速加载使能端将起始数据快速填满FIR滤波器流水线，填入数据的长度等于FIR滤波器的阶数L；两采样点插值计算阶段：内插计算根据内插倍数从滤波器系数存储ROM中选取适当的系数；采样点更新阶段。本发明的方法在FPGA内部实现，充分利用了FPGA并行处理数据的能力，降低了硬件成本，减小了功耗和体积，加上FPGA高速并行特性，可以有效提高数据吞吐率，减少数据等待时间，增加波形捕获率。

技术领域

本发明涉及测试技术领域，特别涉及一种应用于数字示波器中对采样点之间进行数据内插的方法。

背景技术

在高时间档位下，传统的示波器多采用随机采样技术或是软件插值方法来显示被测信号波形。

随机采样是一种等效采样技术。由于每次采样时，触发时刻与其后第一个采样点之间的时间间隔是随机变化的，因此，随机采样需要精确地测量出此时的时间间隔，并根据测量结果将每次采样得到的采样点填入存储器的相应位置，最终通过多次采样来重新组合出原始信号的波形，随机采样原理如图1所示。随机采样技术的关键是如何精确地测量触发时刻与其后第一个采样点之间的时间间隔，测量结果的精度决定了最终重组出波形的实际效果。随机采样技术采用的时间测量方法主要有时间电压转换方法和双斜坡脉冲扩展法。

软件内插方法，就是在每次采样后，根据内插公式，采用软件来计算采样点之间的插值。但由于插值需要多次乘加运算，因此，软件插值会影响波形捕获率。

随机采样技术在波形显示方面存在以下几个问题：1)需要额外的电路测量时间间隔，增加了布局空间、成本和功耗；2)时间测量结果的误差会积累到组合后信号中；3)需要多次采样才能组合出信号波形，并且时间测量需要额外时间，降低了信号的波形捕获率。

软件插值技术由于受CPU处理能力限制，也存在信号波形捕获率低的缺点。

发明内容

针对以上缺点，本发明提出了一种适用于数字示波器的基于FPGA的采样数据内插方法。由于本发明在FPGA内部实现，充分利用了FPGA并行处理数据的能力，降低了硬件成本，减小了功耗和体积，加上FPGA高速并行特性，可以有效提高数据吞吐率，减少数据等待时间，增加波形捕获率。

本发明的技术方案是这样实现的：

一种基于FPGA的采样数据内插方法，包括以下步骤：

步骤(a)，内插开始阶段：

当采集数据结束后要进入内插时，首先通过快速加载使能端将起始数据快速填满FIR滤波器流水线，填入数据的长度等于FIR滤波器的阶数L；

步骤(b)，两采样点插值计算阶段：

内插计算根据内插倍数从滤波器系数存储ROM中选取适当的系数，选取适当的系数的步骤具体为：滤波器系数存储ROM中共存放N组FIR滤波器系数，对应的地址分别为0～(N-1)，内插倍数为I，其中I能被N整除，选取系数的地址分别为0，L/I，2*L/I...(I-1)L/I；

步骤(c)，采样点更新阶段：

当计算完I个插值后，将需要载入新采集数据位置“1”，内插控制模块根据采集数据有效位来判断下一步状态，如果采集数据没有准备好，外部逻辑将采集数据有效位置“0”，则暂停插值运算，并将输出数据有效位置“0”；如果采集数据准备好，外部逻辑将采集数据有效位置“1”，则读入采集数据进行内插运算，并将输出数据有效位置“1”。

可选地，所述FIR滤波器采用流水线架构，由L个乘累加单元级联而成。

可选地，所述L个乘累加单元通过配置FPGA的DSP单元来实现。