[发明专利]闪存及其制作方法

说明书

本申请提供了一种闪存及其制作方法。该制作方法包括：步骤S1在半导体衬底的上表面上制作包含浮栅和控制栅的栅极结构，控制栅的上表面与半导体衬底的上表面的距离为H₁；步骤S2在栅极结构的两侧制作侧墙、源极和漏极；步骤S3在源极和漏极上形成第一金属插塞；步骤S4回蚀第一金属插塞得到第二金属插塞，第二金属插塞的上表面与半导体衬底的上表面的距离为H₂，且H₂＜H₁；步骤S5在完成回蚀的半导体衬底上沉积介电材料，形成介质层。作为共源极的第二金属插塞上表面与半导体衬底间的距离小于控制栅的上表面与半导体衬底之间距离，因此，增大了字线接触孔与共源极之间的距离，有效解决由于电压过大产生漏电流的问题。

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种闪存及其制作方法。

背景技术

在闪存的制作中，共源极(common source)一般采用自对准共源极(SAS)结构。现有技术中自对准共源极的形成方法一般包括：首先进行第一次光刻以覆盖漏极，这可以通过在具有字线的半导体衬底以及部分字线上涂覆光刻胶以形成第一光阻层并对第一光阻层进行显影后形成与源极对应的图形而实现；然后对源极进行杂质离子注入；随后将第一光阻层去除后对整个结构进行退火；退火后进行第二次光刻，该过程类似于第一次光刻，从而形成与光阻层图形对应的共源区图形；然后对第二光阻层未覆盖的源极进行刻蚀，之后进行第二次杂质离子注入，最后再将第二光阻层去除后对整个结构进行退火以在源极形成自对准共源极。

由上述过程可以看出，自对准共源极的制作流程复杂，需要两次光刻、两次离子注入，成本较高，而且上述工艺只适合尺寸较大的半导体器件的制作。为了满足小尺寸器件的需求以及降低成本，目前一般采用金属插塞(W plug)替代自对准共源极，从而避免了两次光刻和两次离子注入的流程。

但是，采用金属插塞作为共源极时，如图1所示，共源极106’与字线接触孔105’之间的距离较小，如45nm的晶体管共源极106’与字线接触孔105’之间的距离L₁大约为12nm，难以承受擦除过程中18V的高电压，而电压过大容易产生漏电流或失效等造成的数据丢失；另外，如图1所示，共源极106’与栅极结构101’之间以侧墙102’进行隔离，但是由于侧墙102’的厚度L₂较小，栅极结构101’中控制栅的电子容易穿过侧墙102’进入共源极106’中，产生漏电电流。

发明内容

本申请旨在提供一种闪存及其制作方法，以解决现有技术中共源极难以承受擦除过程的高电压的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种闪存的制作方法，该制作方法包括：步骤S1，在半导体衬底的上表面上制作包含浮栅和控制栅的栅极结构，控制栅的上表面与半导体衬底的上表面的距离为H₁；步骤S2，在栅极结构的两侧制作侧墙、源极和漏极；步骤S3，在源极和漏极上形成第一金属插塞；以及步骤S4，回蚀第一金属插塞得到第二金属插塞，第二金属插塞的上表面与半导体衬底的上表面的距离为H₂，且H₂＜H₁，第二金属插塞作为闪存的共源极。

进一步地，上述控制栅的下表面与半导体衬底的上表面的距离为H₃，且H₂≤H₃。

进一步地，形成上述第一金属插塞的材料为金属钨。

进一步地，上述步骤S3包括：步骤S31，在半导体衬底上沉积金属；步骤S32，将金属减薄至侧墙的顶部所在平面，得到第一金属插塞。

进一步地，上述步骤S32采用化学机械抛光法减薄金属，化学机械抛光中金属与氮化硅的选择比为20:1～50:1，优选30：1～50:1。

进一步地，形成侧墙的侧墙材料为氧化硅和/或氮化硅。