[发明专利]多核处理器的模拟方法及装置

说明书

本发明提供一种多核处理器的模拟方法及装置，包括：在现场可编程门阵列FPGA模拟生成一个目标处理器核和共享功能部件；在所述FPGA中根据所述目标处理器核运行的应用程序，模拟生成至少一个与所述目标处理器核共同访问所述共享功能部件的伪处理器核，所述伪处理器核用于产生用于访问所述共享功能部件的访问请求，以使所述目标处理器核、所述共享功能部件和所述伪处理器核形成多核处理器。采用本发明实施例的技术方案，可以降低模拟多核处理器的复杂度，并提高模拟速度。

技术领域

本发明涉及计算机技术，尤其涉及一种多核处理器的模拟方法及装置。

背景技术

在计算机架构设计中，由于一个设计方法的优劣和设计参数的取舍很难通过建立模型的方法进行理论推导，因此通常通过运行实际应用程序，运用模拟的方法对目标机器的性能进行定量分析和评估。

通过使用现场可编程门阵列(Field Programmable Gate Array，简称FPGA)可以提高模拟速度。常用的使用FPGA模拟多核处理器的方法是基于FPGA的时分复用的模拟方法，具体的，对于多核处理器中多个对称的处理器核，可以只在FPGA上实现一个处理器核，并通过让多个处理器核依次轮流使用这一个真实的处理器核来模拟多个处理器核的同时运行。例如，假定要模拟一个8核处理器，则在第1个时钟周期，核1首先在真实的处理器核上运行，该周期结束时将核1的状态保存下来，第2个时钟周期，核2开始运行并保存状态，……，直至第8个时钟周期，核8开始运行并保存状态。8个时钟周期结束后，所有的8个处理器核都运行了一个时钟周期，在访问共享功能部件时，该方法需要将在第1至7个时钟周期分别运行的核1、核2……核7的访问请求，滞后到第8个周期核8运行之后，连同第8个周期运行的核8的访问请求，一起触发访问共享功能部件。

然而，现有的模拟方法模拟速度慢，实现复杂度高。

发明内容

本发明提供一种多核处理器的模拟方法及装置，以解决现有技术中模拟多核处理器时，模拟速度慢及实现复杂度高的问题。

本发明的第一方面，提供一种多核处理器的模拟方法，包括：

在现场可编程门阵列FPGA中模拟生成一个目标处理器核和共享功能部件；

在所述FPGA中根据所述目标处理器核运行的应用程序，模拟生成至少一个与所述目标处理器核共同访问所述共享功能部件的伪处理器核，所述伪处理器核用于产生用于访问所述共享功能部件的访问请求，以使所述目标处理器核、所述共享功能部件和所述伪处理器核形成多核处理器。

本发明的第二方面，提供一种多核处理器的模拟装置，包括：

第一生成模块，用于在现场可编程门阵列FPGA中模拟生成一个目标处理器核和共享功能部件；

第二生成模块，用于在所述FPGA中根据所述第一生成模块模拟生成的目标处理器核运行的应用程序，模拟生成至少一个与所述目标处理器核共同访问所述共享功能部件的伪处理器核，所述伪处理器核用于产生用于访问所述共享功能部件的访问请求，以使所述第一生成模块模拟生成的目标处理器核、所述第一生成模块模拟生成的共享功能部件和所述第二生成模块模拟生成的伪处理器核形成多核处理器。

本发明实施例提供的多核处理器的模拟方法，包括：在现场可编程门阵列FPGA中模拟生成一个目标处理器核和共享功能部件；在FPGA中根据目标处理器核运行的应用程序，模拟生成至少一个与所述目标处理器核共同访问所述共享功能部件的伪处理器核，所述伪处理器核用于产生用于访问所述共享功能部件的访问请求，以使目标处理器核、共享功能部件和伪处理器核形成多核处理器。采用本发明实施例的技术方案，可以降低模拟多核处理器的复杂度，并提高模拟速度。

附图说明