[发明专利]64路低速高精度模拟采集实现方法

权利要求书

1.64路低速高精度模拟采集实现方法，其特征在于，该方法采用运放电路(1)、AD转换芯片(3)、FPGA(4)和8片多路选择器(2)来实现，8片多路选择器(2)的输入端共同通过运放电路(1)接入64路模拟数据，每片多路选择器(2)的8路数据输出端均与AD转换芯片(3)的8路数据输入端相连，AD转换芯片(3)的数据及控制信号输出端FPGA(4)的数据及控制信号输入端相连，每片多路选择器(2)的选通信号输入端分别与FPGA(4)的一个选通信号输出端相连；

所述64路低速高精度模拟采集实现方法由FPGA(4)进行逻辑控制，在进行逻辑初始化后，FPGA(4)逻辑控制的具体过程为：

状态1：当前被选通的多路选择器(2)是否切换完毕，若切换完毕，则转入状态2；若未切换完毕，则继续状态1；

状态2：发送AD转换开始指令，并维持一个时钟周期高电平，然后转入状态3

状态3：判断AD转换芯片(3)的模数转换是否完毕，若转换完毕，转入状态4；若未转换完毕，继续状态3；

状态4：FPGA(4)依次读取AD转换芯片(3)的8个通道采集的数据，将采集的数据依次写入FPGA(4)内置的16位128个字节的RAM中；完成读取一片多路选择器(2)传输的数据后，转入状态5；

状态5：判断是否需要对多路选择器(2)进行通道切换，若需要进行通道切换，则将RAM内存储地址递增，并控制选通下一片多路选择器(2)，进行通道切换，然后转入状态1。

2.根据权利要求1所述64路低速高精度模拟采集实现方法，其特征在于，AD转换芯片(3)和8片多路选择器(2)的触发器时钟连接在一个共同的时钟信号上，状态改变发生在时钟跳变沿时刻。

3.根据权利要求1所述64路低速高精度模拟采集实现方法，其特征在于，逻辑初始化由上位机设置FPGA(4)的程序参数channel_count来完成，实现选通多路选择器(2)的片数、RAM的存储地址空间及采样率的初始化：

channel_count＝1时，选通多路选择器(2)的片数为1，RAM的存储地址空间为1h～8h，采样率为200kSPS；

channel_count＝2时，选通多路选择器(2)的片数为2，RAM的存储地址空间为1h～16h，采样率为100kSPS；

channel_count＝3时，选通多路选择器(2)的片数为3，RAM的存储地址空间为1h～24h，采样率为66kSPS；

channel_count＝4时，选通多路选择器(2)的片数为4，RAM的存储地址空间为1h～32h，采样率为50kSPS；

channel_count＝5时，选通多路选择器(2)的片数为5，RAM的存储地址空间为1h～40h，采样率为40kSPS；

channel_count＝6时，选通多路选择器(2)的片数为6，RAM的存储地址空间为1h～48h，采样率为33kSPS；

channel_count＝7时，选通多路选择器(2)的片数为7，RAM的存储地址空间为1h～56h，采样率为28kSPS；

channel_count＝8时，选通多路选择器(2)的片数为8，RAM的存储地址空间为1h～64h，采样率为25kSPS。

4.根据权利要求1所述64路低速高精度模拟采集实现方法，其特征在于，多路选择器(2)采用型号为MAX308的多路选择器。

5.根据权利要求1所述64路低速高精度模拟采集实现方法，其特征在于，AD转换芯片(3)采用型号为AD7606的AD转换芯片。