[发明专利]一种并行多核FPGA数字图像实时缩放处理方法和装置

权利要求书

1.一种并行多核FPGA数字图像实时缩放处理方法，其特征在于：该方法包括如下过程：

(1)获取待处理的原始视频图像数据，将所述原始视频图像数据输入FPGA芯片；

(2)根据输入像素时钟频率、输出像素时钟频率和单个缩放核的上限工作时钟频率确定缩放核数目；

(3)按照所述缩放核的数目，将所述原始视频图像数据按纵向均匀分割成与缩放核数目一致的图像子块，任意一个图像子块左右两侧边缘均需向外扩展一列；

(4)将分割后的图像数据存储到外部缓存器中；

(5)将所述外部缓存器中的图像数据逐行读取到FPGA芯片中进行处理，分割后的每个图像子块独立使用一个缩放核进行缩放处理，所述缩放核并行运行；

(6)将缩放后的所有图像子块按像素点逐行进行拼接处理，得到缩放后的数字视频图像。

2.根据权利要求1所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：所述根据输入像素时钟频率、输出像素时钟频率和单个缩放核的上限工作时钟频率确定缩放核数目的过程包括：获取输入像素时钟频率CLK_in和输出像素时钟频率CLK_out，进行比较后得到像素时钟最高频率CLK＝max{CLK_in，CLK_out}，单个缩放核的上限工作时钟频率为CLK_Smax，则缩放核数目n为正整数，且n≥CLK/CLK_Smax。

3.根据权利要求2所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：所述的像素时钟最高频率CLK和单个缩放核的上限工作时钟频率CLK_Smax，当CLK/CLK_Smax为整数时，n＝CLK/CLK_Smax；当CLK/CLK_Smax为非整数时，n＝[CLK/CLK_Smax]+1。

4.根据权利要求1或2或3所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：所述的缩放处理采用双线性插值算法。

5.根据权利要求4所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：对所述原始视频图像数据分割时采用均匀分割的方法。对所述原始视频图像数据分割时采用纵向均匀分割的方法。

6.根据权利要求5所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：所述均匀分割为纵向均匀分割。

7.根据权利要求5所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：每个分割后的子块在均匀分割线的基础上，向外扩展一列后作为分割后的图像子块。

8.根据权利要求1或2或3或5或6所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：所述的外部缓存器为双倍速率同步动态随机存储器。

9.根据权利要求1或2或3或5或6所述的并行多核FPGA数字图像实时缩放处理方法，其特征在于：所述原始视频图像数据的像素点采用从左上到右下的顺序依次输出。

10.一种使用权利要求1-9所述的并行多核FPGA数字图像实时缩放处理方法的装置，其特征在于：包括

输入模块：获取待处理的原始视频图像数据，将所述原始视频图像数据输入FPGA芯片；

缩放核计算模块：根据输入像素时钟频率、输出像素时钟频率和单个缩放核的上限工作时钟频率确定缩放核数目；

分割模块：按照所述缩放核的数目，对所述原始视频图像数据进行分割并得到分割后的各个图像子块；

存储模块：将分割后的图像数据存储到缓存器中；

缩放模块：将缓存器中的数据返回到FPGA芯片中进行处理，分割后的每个图像子块经过一个缩放核进行缩放处理，通过FPGA与缓冲区的数据交换与共享完成缩放过程中大量数据信息的存储；

拼接输出模块：将缩放后的所有图像子块进行拼接处理，得到缩放后的数字视频图像。