[发明专利]电流限制电平调整电路

权利要求书

1.一种电流限制电平调整电路，其特征在于，所述电流限制电平调整电路包括：

一第一PMOS晶体管，所述第一PMOS晶体管的源极连接至一第一电平电压，所述第一PMOS晶体管的漏极连接至一第一输出端；

一第二PMOS晶体管，所述第二PMOS晶体管的源极连接至所述第一电平电压，所述第二PMOS晶体管的漏极连接至一第二输出端，其中所述第一输出端与所述第二输出端彼此成对；

一第三PMOS晶体管，所述第三PMOS晶体管的源极连接至所述第一PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接至一第三输出端；

一第四PMOS晶体管，所述第四PMOS晶体管的源极连接至所述第二PMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接至一第四输出端，其中所述第三输出端与所述第四输出端彼此成对；

一第一限流单元，所述第一限流单元的一第一端连接至所述第三PMOS晶体管的漏极；

一第二限流单元，所述第二限流单元的一第一端连接至所述第四PMOS晶体管的漏极；

一第一NMOS晶体管，所述第一NMOS晶体管的源极连接至一第二电平电压，所述第一NMOS晶体管的栅极连接至一第一输入端，所述第一NMOS晶体管的漏极连接至一第五输出端与所述第一限流单元的一第二端；以及

一第二NMOS晶体管，所述第二NMOS晶体管的源极连接至所述第二电平电压，所述第二NMOS晶体管的栅极连接至一第二输入端，所述第二NMOS晶体管的漏极连接至一第六输出端与所述第二限流单元的一第二端，其中所述第五输出端与所述第六输出端彼此成对；

其中，所述第一PMOS晶体管的栅极与所述第二PMOS晶体管的栅极分别连接至彼此成对的所述第四输出端与所述第三输出端或彼此成对的所述第六输出端与所述第五输出端，所述第三PMOS晶体管的栅极与所述第四PMOS晶体管的栅极分别连接至彼此成对的所述第三输出端与所述第四输出端或彼此成对的所述第五输出端与所述第六输出端；

其中，彼此成对的所述第一输出端与所述第二输出端、彼此成对的所述第三输出端与所述第四输出端以及彼此成对的所述第五输出端与所述第六输出端用以选择性地连接至一第二级电路。

2.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一输入端用以输入一第一输入信号，所述第二输入端用以输入一第二输入信号，所述第二输入信号为所述第一输入信号的反向信号。

3.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一限流单元为PMOS晶体管、NMOS晶体管或电阻中的任一种或其组合的电路。

4.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第二限流单元为PMOS晶体管、NMOS晶体管或电阻中的任一种或其组合的电路。

5.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一限流单元为一第五PMOS晶体管，所述第五PMOS晶体管的源极为所述第一限流单元的第一端，所述第五PMOS的漏极为所述第一限流单元的第二端，所述第二限流单元为一第六PMOS晶体管，所述第六PMOS晶体管的源极为所述第二限流单元的第一端，所述第六PMOS的漏极为所述第二限流单元的第二端。

6.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一限流单元为一第三NMOS晶体管，所述第三NMOS晶体管的漏极为所述第一限流单元的第一端，所述第三NMOS的源极为所述第一限流单元的第二端，所述第二限流单元为一第四NMOS晶体管，所述第四NMOS晶体管的漏极为所述第二限流单元的第一端，所述第四NMOS的源极为所述第二限流单元的第二端。

7.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第二级电路为逻辑电路或数字电路。

8.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第二级电路为操作放大器、比较器、反向器或电平调整电路。

9.根据权利要求2所述的电流限制电平调整电路，其特征在于，所述第一输入信号具有一第三电平电压及所述第二电平电压，所述第二输入信号为所述第一输入信号的反向信号，其中所述第三电平电压的值小于所述第一电平电压的值，所述第二电平电压的值小于所述第三电平电压的值。