[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种半导体结构及其形成方法。

背景技术

在超大规模集成电路中，通常采用应变硅技术(StrainedSilicon)使得NMOS晶体管的沟道区域受到张应力，PMOS晶体管的沟道区域受到压应力，从而增大NMOS晶体管和PMOS晶体管的载流子迁移率，增大驱动电流，提高电路的响应速度。

现有技术通常在晶体管的栅极结构两侧的衬底内形成凹槽，然后在所述凹槽内形成应力层作为晶体管的源极和漏极，所述源极和漏极可以对晶体管的沟槽区域施加应力，从而提高晶体管的性能。对于NMOS晶体管，所述应力层的材料可以是SiC，对沟槽区域施加张应力；对于PMOS晶体管，所述应力层材料可以是SiGe，对沟道区域施加压应力。

在形成所述应力层的过程中，所述应力层的顶部表面通常会高于半导体衬底的表面，以形成表面抬高的源极和漏极，以用于在所述源极和漏极表面形成金属硅化物层，并且所述应力层的顶部表面会高于半导体衬底的表面，可以减小后续在源极和漏极表面形成的金属插塞对源极、漏极以及沟道区域的应力影响。

请参考图1，为现有技术中，在芯片核心区域和输入输出区域上分别形成有PMOS晶体管的半导体结构示意图。

半导体衬底10的核心区域I和输入输出区域II之间通过浅沟槽隔离结构50隔离，核心区域I作为核心区域，输入输出区域II为输入输出区域。

核心区域I上具有第一栅极结构20，包括第一栅介质层21、位于所述第一栅介质层21表面的第一栅极22；所述第一栅极结构20侧壁表面具有侧墙40，所述第一栅极结构20两侧的第一区域I内形成有第一源漏极23，所述第一源漏极23的材料为SiGe，且所述第一源漏极23的表面高于半导体衬底10的表面。

输入输出区域II上具有第二栅极结构30，包括第二栅介质层31、位于所述第二栅介质层31表面的第二栅极32；所述第二栅极结构30侧壁表面具有侧墙40，第二栅极结构30两侧的第二区域II内形成有第二源漏极33，所述第二源漏极33的材料为SiGe，且所述第二源漏极33的表面高于半导体衬底10的表面。

现有技术中，形成的所述第一源漏极23与第二源漏极33的表面不齐平，具体的输入输出区域II上形成的第二源漏极33的表面与半导体衬底10表面之间的高度差大于核心区域I上的第一源漏极23表面与半导体衬底10表面之间的高度差。后续需要在所述半导体衬底10上形成介质层，并且刻蚀所述介质层，在第一源漏极23和第二源漏极33表面形成通孔，然后在所述通孔内形成连接第一源漏极23和第二源漏极33金属插塞。由于第一源漏极23与第二源漏极33的表面不齐平，容易使得在第一源漏极23和第二源漏极33表面形成的金属硅化层厚度不一致，并且导致第一源漏极23与第二源漏极33上的通孔深度不一样，在刻蚀介质层形成通孔的过程中，容易对第二源漏极33表面造成过刻蚀而损伤第二源漏极33的表面，影响形成的半导体器件的性能。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高形成的半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，第一区域上待形成的器件密度大于第二区域上待形成的器件密度；在所述第一区域上形成至少一个第一栅极结构，在第二区域上形成至少一个第二栅极结构；形成覆盖第一区域的掩膜层，暴露出第二区域；对第二栅极结构两侧的半导体衬底的第二区域内进行离子注入，形成掺杂区；去除所述掩膜层，刻蚀所述半导体衬底，所述掺杂区的刻蚀速率大于半导体衬底的第一区域的刻蚀速率，在第一栅极结构两侧的半导体衬底的第一区域内形成第一凹槽，在第二栅极结构两侧的半导体衬底的第二区域内形成第二凹槽，所述第二凹槽的深度大于第一凹槽的深度；在所述第一凹槽内形成第一源漏极，在所述第二凹槽内形成第二源漏极，所述第一源漏极和第二源漏极的表面齐平。

可选的，所述离子注入的掺杂离子为N型掺杂离子。

可选的，所述离子注入的掺杂离子为P、As或Sb。

可选的，所述离子注入的剂量为1E13cm^-2～2E15cm^-2。

可选的，所述掺杂区的掺杂离子浓度大于1E14cm^-3，浓度最大处距离半导体衬底表面的深度为10nm～50nm。

可选的，形成所述第二凹槽的过程中，完全去除所述掺杂区。