[发明专利]一种基于DICE单元的新型抗SEU加固的SR锁存器

说明书

技术领域

本发明属于集成电路设计领域，尤其涉及一种基于DICE单元的新型抗SEU加固的SR锁存器。

背景技术

空间辐射环境中，辐射效应会导致集成电路寿命降低或存储单元的数据混乱，根据不同的辐射机理，空间辐射对集成电路的影响可分为两大类，即总剂量效应(Total Dose Effects,TID)和单粒子效应(Single Event Effect，SEE)。总剂量效应(TID)是由于长期大量的粒子辐射累积造成整个集成电路的性能恶化。单粒子效应(SEE)是单个高能粒子在穿过半导体器件敏感区引发电离，产生额外的电子或空穴，从而引起原来电平的改变，并导致器件逻辑状态的非正常改变。在SEE各种形式中，由于入射粒子引起存储单元逻辑状态改变的单粒子翻转(Single Event Upset，SEU)一直是单粒子错误的主要原因。SEU是一种“软错误”，仅引起存储单元逻辑状态改变。

集成电路制造工艺技术的发展使得TID的问题基本得到解决。随着集成电路特征尺寸越来越小，敏感节点之间的距离也变得更小，节点电容电压不断下降，导致电路节点翻转所需的临界电荷也变小，从而使得，在深亚微米工艺下，电路对SEE更加敏感。在SEE各种形式中，由于入射粒子引起存储单元逻辑状态改变的单粒子翻转(Single Event Upset，SEU)一直是单粒子错误的主要原因。SEU是一种“软错误”，仅引起存储单元逻辑状态改变。虽不损坏电路本身，但却是航天设备或卫星系统稳定性面临的最主要问题之一。如果在医学成像和科学实验出现SEU会导致噪声信号和数据丢失，则需要更高的强度和更长的曝光时间来克服噪声。

SEU对时序逻辑电路(锁存器和触发器)的影响是引起集成电路和存储单元软错误最常见的原因之一。因此，保护时序逻辑电路，是实现抗SEU的有效方法。

大多数抗单粒子反转SRAM存储单元由锁存器构成，最常见的锁存器是D锁存器和SR锁存器。其中SR锁存器一般看作是时序设计的基础模块。因为用一个外部门电路，SR可以转换成D锁存器，但D锁存器不能转换成SR锁存器。用三个外部门电路，SR锁存器可以转换成带时钟的D锁存器。但D锁存器不能转换成SR锁存器。也就是说，加上简单的外部逻辑，SR锁存器可以转换成任何形式的锁存器。

过去人们提出了很多SEU加固的存储单元设计，其中双互锁存储单元(Dual Interlocked storage Cell，DICE)由于其结构对称，晶体管数少，功耗低、恢复速度较快而被广泛采用。传统DICE单元内部有2对存储相同信息且相互隔离，相互锁存的敏感点。当其中某一个敏感点发生翻转时，可以通过其他三个节点的正确状态自动将该节点的状态恢复。

但是如果DICE单元中有两个(及以上)敏感点同时发生翻转，传统DICE结构就不能自动恢复原状态，反而保持错误状态，如前所述，发生多节点翻转(Multiple Bit Upset,MBU)的可能性越来越高。

发明内容

为了解决现上述问题，本发明提供一种基于DICE单元的新型抗SEU加固的SR锁存器，本设计在DICE单元基础上，设计了一种由PMOS管控制的基于DICE单元的新型抗多节点反转(MBU)加固的SR锁存器，通过PMOS管的关断来隔离SEU错误向相邻节点的传播，避免多节点反转，提高集成电路和存储单元抗SEU能力。

本发明所要解决的技术问题是通过以下技术方案实现的：

一种基于DICE单元的新型抗SEU加固的SR锁存器，包括基于DICE的SR锁存器单元，其用来锁存输入信号状态；反相器控制PMOS单元，其用来控制基于DICE的SR锁存器单元中的反相器的反馈回路的通断；控制逻辑产生单元，其用来产生反相器控制PMOS单元所需的输入控制信号。

进一步的，所述反相器控制PMOS单元包括PMOS管P12、P9、P10以及P11，所述基于DICE的SR锁存器单元包括PMOS管P1、P2、P3、P4、P5、P6、P7、P8，NMOS管N1、N2、N3、N4、N5、N6、N7、N8，所述控制逻辑产生单元包括PMOS管CP2、CP1、NMOS管CN1、CN2；

其中PMOS管CP2的漏极与PMOS管CP1的源极相连，PMOS管CP2的栅极同时连接PMOS管P3的栅极、NMOS管N3的栅极、NMOS管CN2的栅极以及PMOS管P7的栅极；PMOS管CP1的栅极同时连接PMOS管P1的栅极以及PMOS管P5的栅极，其漏极同时连接NMOS管CN1与NMOS管CN2的漏极以及PMOS管P9、PMOS管P10、PMOS管P11的栅极；