[发明专利]双向ESD二极管结构及其形成方法

说明书

技术领域

本发明涉及双向ESD二极管结构，且更特定来说，涉及一种消耗少量硅基板面的具有超低电容的双向ESD二极管结构。

背景技术

静电放电(ESD)电路是保护集成电路免遭通常在处置集成电路时发生的电压尖峰的电路。在操作中，当跨越第一及第二节点的电压差小于击穿电压时，ESD电路在第一节点与第二节点之间提供开路。

然而，当跨越第一及第二节点的电压差形成尖峰而等于或大于击穿电压时，ESD电路在第一与第二节点之间提供低电阻电流路径。不管第一节点上的电压相对于第二节点升高还是第二节点上的电压相对于第一节点升高，双向ESD电路均提供保护。

常规双向ESD电路通常包含齐纳二极管与高击穿电压雪崩二极管的组合。利用齐纳二极管与雪崩二极管的常规组合的缺点之一是，将齐纳二极管与雪崩二极管连接在一起所需的金属引线消耗大量的硅基板面。

图1展示图解说明现有技术双向ESD二极管结构100的实例的横截面图。如图1中所展示，二极管结构100包含p+衬底区域110、触及p+衬底区域110的顶部表面的n+外延区域112及触及n+外延区域112的顶部表面的p+区域114。

二极管结构100还包含横向环绕p+衬底区域110、n+外延区域112及p+区域114的一部分的沟槽隔离结构116。二极管结构100进一步包含触及p+区域114且位于其上方的不导电层120及触及且延伸穿过不导电层120以形成到p+区域114的电连接的金属触点122。另外，二极管结构100包含触及不导电层120及金属触点122且位于其上方的不导电层124。此外，不导电层124具有暴露金属触点122的开口130。

在操作中，p+区域114形成顶部齐纳二极管的阳极且n+外延区域112形成其阴极，而p+衬底区域110形成底部齐纳二极管的阳极且n+外延区域112形成其阴极，其中两个二极管的阴极连接在一起。

因此，当金属触点122上的电压相对于p+衬底区域110上的电压形成尖峰且超过底部齐纳二极管的击穿电压时，放电电流从金属触点122流动到p+衬底区域110。另一方面，当p+衬底区域110上的电压相对于金属触点122上的电压形成尖峰且超过顶部齐纳二极管的击穿电压时，放电电流从p+衬底区域110流动到金属触点122。

二极管结构100的优点之一是，二极管结构100消耗比齐纳二极管与雪崩二极管的常规组合少得多的硅基板面。然而，二极管结构100的缺点之一是，二极管结构100具有比齐纳二极管与雪崩二极管的常规组合高得多的电容。

举例来说，衬底区域110、n+外延区域112及p+区域114的掺杂剂浓度可经选择使得二极管结构100具有14.7pF的电容，顶部齐纳二极管具有-6.5V的击穿电压，且底部齐纳二极管具有+11V的击穿电压。然而，具有较高电容的二极管结构无法与高速信号应用(例如USB3.0及HDMI1.4)一起使用。因此，需要一种具有低电容的也消耗少量硅基板面的双向ESD二极管结构。

发明内容

本发明提供一种消耗少量硅基板面且提供超低电容的二极管结构。本发明的二极管结构包含第一导电性类型的衬底区域。所述衬底区域具有一掺杂剂浓度。所述二极管结构还包含第二导电性类型的第一半导体层。所述第一半导体层具有一掺杂剂浓度，并触及所述衬底区域且位于其上方。所述二极管结构另外包含所述第一导电性类型的第二半导体层。所述第二半导体层触及所述第一半导体层且位于其上方。所述第二半导体层具有实质上小于所述衬底区域的所述掺杂剂浓度的掺杂剂浓度。所述二极管结构进一步包含所述第二导电性类型的第三半导体层。所述第三半导体层触及所述第二半导体层且位于其上方。另外，所述二极管结构包含所述第一导电性类型的第四半导体层。所述第四半导体触及所述第三半导体层且位于其上方。

本发明还提供一种形成具有超低电容及小的大小的二极管结构的方法。本发明的所述方法包含在衬底区域上外延生长第一半导体层。所述衬底区域具有第一导电性类型及一掺杂剂浓度。所述第一半导体层具有第二导电性类型及一掺杂剂浓度。所述方法还包含在所述第一半导体层上外延生长第二半导体层。所述第二半导体层具有所述第一导电性类型及实质上小于所述衬底区域的所述掺杂剂浓度的掺杂剂浓度。所述方法进一步包含在所述第二半导体层上外延生长第三半导体层。所述第三半导体层具有所述第二导电性类型。

将通过参考以下详细描述及附图来获得对本发明的特征及优点的更好理解，所述附图陈述其中利用本发明的原理的说明性实施例。

附图说明