[发明专利]静电放电晶体管及其静电放电保护电路

说明书

提供了一种静电放电晶体管及其静电放电保护电路。该静电放电晶体管包括：设置在基底的表面上的集电极区；垂直地设置在集电极区下方的下沉区；以及在下沉区之下比下沉区水平地突出更远的埋层。

相关申请的交叉引用

本申请根据35USC119(a)要求2013年6月12日在韩国知识产权局提交的第10-2013-0067339号韩国专利申请的权益，其全部公开内容针对所有目的通过引用合并到本文中。

技术领域

本说明书涉及一种静电放电晶体管及其静电放电保护电路，并且涉及一种用于高压器件的、通过在用于高压的静电放电晶体管中形成扩展电流路径可以降低钳位(clamping)电压并且可以分流高水平静电放电电流的静电放电保护电路以及形成长电流路径的静电放电晶体管。

背景技术

静电放电(在下文中，称为“ESD”)技术对于大多数集成电路或核心电路的可靠性是非常重要的。电路设计者可以通过使用与核心电路并联连接的静电放电晶体管、采用连接到地(GND)的I/O焊垫实现静电放电保护电路来保护核心电路。

图1是示出静电放电保护电路的框图。

参照图1，静电放电保护电路可以通过其漏极105连接到I/O焊垫110并且通过其源极104连接到地120，其中浮体(floating-body)晶体管101(或钳位电路)包括本体102、栅极103、源极104以及漏极105。栅极103连接到源极104，而核心电路130与浮体晶体管101并联地连接到漏极105和源极104。

然而，具有所示出的构造的静电放电保护电路在保持低钳位电压的同时分流高水平静电放电电流方面可能展现出困难。例如，在使用超过20V的高压的晶体管中，源极104和漏极105中的掺杂浓度应当低，以保持静电放电保护电路中的高击穿电压。在放电事件期间，由于在栅极接地N型金属氧化物半导体(GGNMOS)和双极结型晶体管(BJT)的操作中所引起的高导通电压，静电放电保护电路的保护核心电路130的能力降低。即使静电放电保护电路导通，在高电流双极性操作模式中也通过柯克(Kirk)效应导致强烈的迅速恢复(snapback)。进而，这可以导致界面电流的产生和BJT导通电压的改变，这是因为在漂移掺杂区和N+掺杂边界的场氧化层周围频繁地产生损坏。

发明内容

提供本发明内容来以简化的形式介绍在下面的具体实施方式中进一步描述的一些概念。本发明内容不旨在标识要求保护的主题的关键特征或基本特征，也不旨在用于帮助确定要求保护的主题的范围。

在一个通常的方面中，提供了一种静电放电晶体管，该静电放电晶体管包括：设置在基底的表面上的集电极区；垂直地设置在集电极区下方的下沉区；以及在下沉区之下比下沉区水平地突出更远的埋层。

该静电放电晶体管的通常的方面还可以包括：在基底的表面上的基极区；设置在基极区中的基极接触区；以及在基极区中与基极接触区隔开的发射极区。

至少两个集电极区、至少两个基极接触区、至少两个下沉区以及至少两个埋层可以分别地对称地设置在发射极区的两侧；以及两个埋层可以朝着发射极区突出。

下沉区可以具有在10¹⁹/cm³至10²¹/cm³的范围内的N型掺杂剂浓度。

静电放电晶体管的通常的方面还可以包括设置在集电极区之下的集电极扩展区。

静电放电晶体管的通常的方面还可以包括：设置在发射极区与基极接触区之间的第一绝缘膜；以及设置在基极接触区与集电极区之间的第二绝缘膜。

基极区可以围绕发射极区和基极接触区。

静电放电晶体管的通常的方面还可以包括围绕基极区的至少一个附加基极区。