[发明专利]一种适用于2.5D多核系统的融合存储器的片外加速器

说明书

技术领域

本发明属于多核处理器技术领域，具体涉及面向特定应用的融合存储器的片外加速器结构。

背景技术

近年来，为了解决单芯片设计越来越复杂的问题，人们逐渐把目光转移到2.5D和3D电路的设计实现上，常见的一种形式就是把处理器、存储器和加速器分别在不同的芯片上实现。但是对于多媒体这种具有存储密集和重复计算性质的应用来说，从存储器到处理器和加速器的数据通信需要经过芯片的I/O口、芯片间的互连通道才能到达目的芯片，然后沿着相同的路径返回至存储器，有时甚至会出现跨越多个芯片的数据通信。这种情况下，在实现过程中，会出现两个主要的影响性能瓶颈。

第一，通过层次化的存储器进行通信，会有一个比较明显的延时，主要是由于处理器和存储器间日益扩大的“存储墙”造成的。第二，连接处理器和存储器的总线带宽受到芯片和板级互连的限制。这两个因素极大的影响了芯片间的通信效率，尤其是对于多媒体、通信这种数据密集型的应用，影响尤其明显。

发明内容

本发明的目的在于，针对2.5D多核系统中存在的芯片间通信延时大、通信效率低的问题，提出一种适用于2.5D多核系统的融合存储器的片外加速器的实现方案，以降低功耗、提高性能。

本发明提出的适用于2.5D多核系统的融合存储器的片外加速器结构，通过高度集成的方式实现在一块芯片上。通过互连方式将存储器和加速器以一定的耦合方式连接在一起，处理器发送配置包来配置存储器和加速器之间的数据通路，存储器中的数据可以直接选择不经过任何处理返回处理器，也可以直接进入某种加速器，实现特定功能的计算后返回给处理器，避免了芯片之间因为多次通信来实现加速所造成的性能和功耗损失。

本发明提出的一种适用于2.5D多核系统的融合存储器的片外加速器，具体包括：逻辑控制电路（包括指令译码器、状态寄存器）、存储器（以阵列方式组织）、加速器、可配置互连网络。其中：

所述逻辑控制电路是整个片外芯片的控制中心，逻辑控制电路接收处理器发送的配置包，配置存储器和加速器以及加速器和加速器之间的网络接口，选择存储器的输出数据是否要经过加速器的计算再返回处理器。逻辑控制电路接收到处理器发送的配置包后，首先从配置包中解析出相应的信息，利用该信息控制相应的状态寄存器，此状态寄存器的状态能够控制切换存储器和加速器的接口。

具体来说，当多核系统的处理器发送一条控制指令时，该指令首先进入该逻辑控制电路，经过逻辑控制电路中指令译码器的译码，得到配置字，该配置字被写进状态寄存器中得以保持，直至下一个指令字到达、解码和重新写入。状态寄存器中的配置字被传到互连网络中，控制互连网络中各个多路选择器的状态。

当路径配置成功后，处理器端发送有效的访存数据，包括地址和数据进入存储器，整个片外存储器具有比较大的容量，是一种阵列的方式的组织的，由不同的bank组成，整个存储器是放在片外的，对于多核处理器来说，它是共享的，每个处理器都可以访问存储器，这同时也使得和存储器互连的加速器同样可以被多个核所共享，这种实现方式在保证了一定的灵活性时，同时保证了资源的共享性。

所述存储器的输出通过互连网络连接到加速器，存储器完成数据的读取后，根据前面的路径配置，数据可以直接返回处理器作为lw的结果，也可以经过另一条路径进入加速器完成特定功能的加速目的。在加速器中，可以选择面对特定应用的加速器，选择合理的粒度大小，包含数据缓存和逻辑计算等模块，根据配置字从存储器中接收数据，进行相应的计算后，返回输出结果。例如，加速器可选择多媒体中的dct、zigzag等，也可以选择一些常用的加速模块，例如复数乘法。此外，为了保证整个系统的性能，在有限的芯片面积上充分利用计算的并行性是至关重要的，因此，计算逻辑还可以引入SIMD计算单元。存储器的输出通过互连网络连接到加速器，但是访存速度并不会太明显的受到影响，数据进入加速器之前，会在输入口进入数据缓存级，这是由寄存器组成的，并不会增加访存的关键路径。加速器的设计面向特定应用，选择合理的粒度大小，包含数据缓存和逻辑计算等模块，根据配置字从存储器中接收数据，进行相应的计算后，返回输出结果。