[发明专利]移位寄存器及其驱动方法、移位寄存器组及其驱动方法

说明书

技术领域

本发明涉及一种驱动装置，特别涉及一种显示器驱动电路中的移位寄存器及其驱动方法、移位寄存器组及其驱动方法。

背景技术

近些年来，有源矩阵型显示装置得到普及，例如，广泛应用在移动电话、平板电脑、MP3、MP4等移动设备中。在现有技术中，显示装置中包括多个扫描线(栅极线)、多个信号线(数据线)、扫描线(栅极线)驱动电路和信号线(数据线)驱动电路。各驱动电路均使用由多个晶体管构成的扫描电路。

在构成该扫描电路的移位寄存器中，一般使用组合了n沟道型晶体管(NMOS)和p沟道型晶体管(PMOS)的互补金属氧化物半导体电路(CMOS:Complementary MOS)。但同时制作n沟道型晶体管和p沟道型晶体管两者，会导致制作互补金属氧化物半导体电路(CMOS:Complementary MOS)的工艺步骤过多、制造成本较高的问题。

此外，在扫描电路的移位寄存器中，一般还存在电容器件，而电容与晶体管的组合不仅将电路复杂化，还进一步增加了器件数量，进而增大了显示边框的面积。

发明内容

本发明的实施例所要解决的技术问题是现有技术的移位寄存器、移位寄存器组内部器件结构复杂、数目较多，影响工艺制程和边框宽度的问题。

为了解决上述技术问题，本发明的实施例提供了一种移位寄存器，其仅包括第一至第六晶体管：

第一晶体管的栅极与第一时钟信号端连接，第一晶体管的源极与第一输入端连接，第一晶体管的漏极与第二晶体管的源极及第六晶体管的栅极连接；

第二晶体管的栅极与第一电平信号端连接，第二晶体管的源极与第一晶体管的漏极及第六晶体管的栅极连接，第二晶体管的漏极与第三晶体管的栅极连接；

第三晶体管的栅极与第二晶体管的漏极连接，第三晶体管的源极与第二时钟信号端连接，第三晶体管的漏极与输出端及第五晶体管的漏极连接；

第四晶体管的栅极与第四晶体管的源极连接，且第四晶体管的栅极和源极与第二输入信号端连接，第四晶体管的漏极与第五晶体管的栅极及第六晶体管的漏极连接；

第五晶体管的栅极与第四晶体管的漏极及第六晶体管的漏极连接，第五晶体管的源极与第二电平信号端及第六晶体管的源极连接，第五晶体管的漏极与输出端及第三晶体管的漏极连接；

第六晶体管的栅极与第一晶体管的漏极及第二晶体管的源极连接，第六晶体管的源极与第二电平信号端及第五晶体管的源极连接，漏极与第四晶体管的漏极及第五晶体管的栅极连接。

本发明提供的移位寄存器仅使用六个晶体管，具有器件数目少、电路简单的优点，减少了扫描电路的面积；并且第二晶体管具有抑制漏电流，稳定电路输出的作用。进一步，本发明提供的移位寄存器可以仅使用p沟道型晶体管(PMOS)，相对于使用互补金属氧化物半导体电路(CMOS:Complementary MOS)或单独使用n沟道型晶体管(NMOS)的扫描电路，减少了工艺步骤。

本发明实施例还提供一种移位寄存器组，包括上述多个移位寄存器，彼此连接为n级，n为大于1的正整数，其中，第一电平信号端彼此相连，第二电平信号端彼此相连；

奇数级移位寄存器的第一时钟信号端彼此相连，偶数级移位寄存器的第二时钟信号端彼此相连，奇数级移位寄存器的第一时钟信号端与偶数级移位寄存器的第二时钟信号端相连；

奇数级移位寄存器的第二时钟信号端彼此相连，偶数级移位寄存器的第一时钟信号端彼此相连，奇数级移位寄存器的第二时钟信号端与偶数级移位寄存器的第一时钟信号端相连；

第n-1级移位寄存器的第二输入信号端连接第n级移位寄存器的输出端，第n级移位寄存器的第一输入信号端连接第n-1级的输出端。

本发明实施例提供的移位寄存器组，仅使用2个时钟信号，电路简单，由于其具有本发明实施例提供的移位寄存器，能进一步减小所在区域的面积，将边框做得更窄。

本发明实施例还提供驱动上述移位寄存器的方法，包括，

复位阶段：

第一时钟信号端接入第一时钟信号，开启第一晶体管；

第一晶体管将第一输入信号传输至第六晶体管的栅极和第二晶体管的源极，开启第六晶体管；

第六晶体管将第二电平信号端接入的第二电平信号传输至第五晶体管的栅极，关闭所述第五晶体管；

第一电平信号端接入第一电平信号，开启第二晶体管；

第二晶体管将传输至源极的第一输入信号传输至第三晶体管的栅极，开启所述第三晶体管；

第三晶体管将第二时钟信号端接入的第二时钟信号传输至输出端；