[发明专利]片上网络拓扑结构的重构方法及系统

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种片上网络拓扑结构的重构方法及系统。

背景技术

随着电路集成度的提高，产生了SoC(System-on-Chip片上系统)。由于传统的总线结构可拓展性差、带宽有限，无法满足多核间通信需求，成为了片上系统技术发展的一个瓶颈。为了解决总线结构的不足，NoC(Network-on-chip片上网络)技术被推向芯片设计的前沿。片上网络的核心思想是将计算机网络技术移植到芯片设计中来，用网络结构取代传统的总线结构，片上网络实现了通信与计算的分离，在系统的扩展性、带宽及片上系统整体设计方面有极好的表现，目前已逐渐成为片上总线之外的一种新型通信结构。然而随着SoC集成度的提高，由于片上网络中IP(Intellectual Property)核和链路的故障率增加必然导致NoC整体性能的下降，可靠性降低。因此NoC容错设计非常重要。

另外，元件产生错误的原因有很多，如电迁移、硬件老化、边缘效应、串扰、耦合噪声等。根据错误发生的时间和频率，可分为以下三种类型：永久性错误、间歇性错误和暂时性错误。针对不同的错误类型，可以在硬件结构、路由算法、传输机制、数据包格式等方面进行容错。假设有一组PE(Processing Element，运算单元)，一部分可以正常工作，一部分有错误，如何通过重新配置PE之间的通信连接、用冗余PE取代出错PE，得到一个功能正确的NoC系统是目前需要解决的问题。由于芯片上硬件资源有限，因此需要尽可能提高修复率，同时降低代价，如重构时间的增加、拓扑结构的改变、面积的增加、吞吐率的降低和延迟的增加等。目前已经存在一些提升片上网络可靠性的拓扑结构重构方法，如平移修复(Chang Y C,Chiu C T,Lin S Y,Liu C K.On the design and analysis of fault tolerant NoC architecture using spare routers.ASP-DAC2011:431-436)、交换修复(Kang U,Chung H,Heo S,et al.8Gb3-DDDR3DRAM using through-silicon-via technology.Journal of Solid-State Circuits(JSSC),2010:111-119)、RRCS(L.Zhang,Y.Han,H.Li,and X.Li,“A fault tolerance mechanism in chip many-core processors,”in J.Tsinghua Science and Technology,Jul.2007,vol.12,no.S1,pp.169–174.)等。但是这些方法有的修复率低，有的重构时间长。

发明内容

本发明旨在至少在一定程度上解决上述相关技术中的技术问题之一。

为此，本发明的一个目的在于提出一种片上网络拓扑结构的重构方法，该方法具有修复率高、硬件成本低、网络吞吐率高和延时低的优点。

本发明的另一个目的在于提供一种片上网络拓扑结构的重构系统。

为了实现上述目的，本发明第一方面的实施例提出了一种片上网络拓扑结构的重构方法，包括以下步骤：根据片上网络的初始拓扑结构建立有向图，其中，所述有向图中每个节点为所述初始拓扑结构中每个运算单元，所述运算单元包括正常运算单元、出错运算单元和备用运算单元；在所述有向图中增加一个超级源点和一个超级汇点，其中，所述超级源点指向所述出错运算单元，所述备用运算单元指向所述超级汇点；应用最大流算法对所述有向图进行求解以得到最大流量和每一条修复路径，其中，所述最大流量表示可以被修复的出错运算单元的数量；根据所述修复路径得到所述片上网络的虚拟拓扑结构以对完成对所述片上网络拓扑结构的重构。

根据本发明实施例的片上网络拓扑结构的重构方法，首先根据片上网络的初始拓扑结构建立有向图，并在有向图中增加一个超级源点和一个超级汇点，进一步应用最大流算法对有向图进行求解以得到最大流量和每一条修复路径，最后根据修复路径得到片上网络的虚拟拓扑结构以对完成对片上网络拓扑结构的重构。换言之，即本发明的方法采用冗余硬件和动态重构的方式来提高系统的可靠性，容错类型集中在解决永久性错误上，具有修复率高、重构时间短、硬件成本低的优点，同时保持很高的网络吞吐率和低延时，此外，无论物理拓扑结构如何，该方法重构产生一致的虚拟拓扑结构，减小了操作系统在不同的拓扑结构上优化并行程序时的负担。