[发明专利]数据处理方法、存储器控制电路单元以及存储器存储装置

说明书

本发明提供一种数据处理方法、存储器控制电路单元以及存储器存储装置。此数据处理方法包括：根据第一读取命令，从第一物理抹除单元读取第一数据串，其中第一数据串包括第一使用者数据、第一错误检测码以及第一错误校正码。此数据处理方法也包括：使用第一错误检测码与第一错误校正码来解码第一使用者数据；并且判断第一使用者数据是否被正确地解码。此数据处理方法还包括倘若第一使用者数据成功地解码时，将正确地解码第一使用者数据所获得的校正后使用者数据传送给主机系统以回应第一读取指令。

技术领域

本发明是有关于一种数据处理方法，且特别是有关于一种用于可复写式非易失性存储器的数据处理方法、存储器控制电路单元以及存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于所述所举例的各种可携式多媒体装置中。

随着工序的进步以及成本降低，使得存储器存储容量大幅上升，但是也造成数据的可靠度降低，因此使用错误更正码来提升可靠度。一般来说，写入至可复写式非易失性存储器模块的数据时，此数据会通过一错误检查与校正电路来编码以产生对应的错误校正码。而从可复写式非易失性存储器模块中所读取的数据也会经过对应的解码程序，以利用对应的错误检查与校正码来校正所读取的数据中的错误比特。传统上运用在NAND型快闪存储器的错误校正码是使用博斯-乔赫里-霍克文黑姆(Bose-Chaudhuri-Hocquenghem，以下简称BCH)算法来产生。然而，随着存储器容量的增加，使得要正确解码数据总共花费的时间也随之增加。基于此，如何减少解码所需要的时间提升解码效率，为此领域技术人员所关心的议题。

发明内容

本发明提供一种数据处理方法、存储器控制电路单元以及存储器存储装置，可减少解码数据所需的运算时间，进而增加读取数据的效率。

本发明提供一种数据处理方法，用于可复写式非易失性存储器模块，其中可复写式非易失性存储器模块包含多个物理抹除单元并且被配置多个逻辑单元以映射至少部分的此些物理抹除单元。所述数据处理方法包括：从主机系统接收第一读取命令，其中第一读取命令指示从此些逻辑单元的第一逻辑单元中读取数据，且第一逻辑单元映射此些物理抹除单元之中的第一物理抹除单元。所述数据处理方法也包括：从第一物理抹除单元读取第一数据串，其中第一数据串包括第一使用者数据、第一错误检测码以及第一错误校正码。所述数据处理方法还包括使用第一错误检测码、第一错误校正码与第一使用者数据进行第一解码程序。所述数据处理方法还包括：在第一解码程序中利用第一错误检测码与在第一解码程序中产生的第一使用者数据的第一错误比特位置来进行逻辑运算，并且当逻辑运算的结果符合预定规则时，停止第一解码程序，并且辨识第一使用者数据被成功地解码。倘若第一使用者数据成功地解码时，将成功地解码第一使用者数据所获得的校正后使用者数据传送给主机系统以回应第一读取指令。

在本发明的一实施例中，所述数据处理方法还包括：对第一数据串进行错误校正编码校验计算以产生对应第一数据串的第一校验子，并且对第一使用者数据进行循环冗余校验计算以产生对应第一使用者数据的第二错误检测码；根据第一校验子产生对应第一数据串的第一错误定位多项式并计算第一数据串的第一错误比特数目，并且根据第一校验子、第一错误定位多项式以及错误定位搜寻法获得对应第一使用者数据的第一错误比特位置；对第一错误比特位置进行循环冗余校验计算以产生对应第一错误比特位置的第三错误检测码，并且对第三错误检测码与第二错误检测码进行互斥或逻辑运算以产生第四错误检测码；判断第四错误检测码是否等于第一错误检测码；倘若第四错误检测码等于第一错误检测码时，停止第一解码程序并在无检查第一数据串是否可被校正下，使用第一错误比特位置校正第一使用者数据以获得校正后使用者数据，并且将校正后使用者数据传送给主机系统；以及，倘若第四错误检测码不等于第一错误检测码时，输出错误信息给主机系统。