[发明专利]FinFET器件的源极区和漏极区中的位错形成

说明书

相关申请的交叉引用

本申请涉及于2013年6月7日提交的、标题为“Mechanisms for Doping Lightly Doped Drain(LDD)Regions of finFET Devices”的、序列号为13/912,903(代理人卷号TSM12-1386)的美国专利申请和于2013年3月14日提交的、标题为“Epitaxial Growth of Doped Film for Source and Drain Regions”的、序列号为13/829,770(代理人卷号TSM13-0108)的美国专利申请。此外，本申请涉及2011年7月6日提交的、标题为“A Semiconductor Device with a Dislocation Structure and Method of Forming the Same”的序列号为13/177,309(代理人卷号TSM11-0091)的美国专利申请和于2011年12月13日提交的、标题为“Mechanisms for Forming Stressor Regions in a Semiconductor Device”的、序列号为13/324,331(代理人卷号TSM11-0492)的美国专利申请。另外，本申请涉及2013年12月20日提交的、标题为“Mechanisms for FinFET Well Doping”的、序列号14/137,690(代理人卷号TSM13-1121)的美国专利申请。以上提及的申请的全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体技术领域，更具体地涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)工业经历了快速发展。在其发展的过程中，通常通过缩小器件的特征尺寸或几何结构来增大器件的功能密度。该按比例缩放工艺通常通过提高生产效率、降低成本和/或改进性能来提供益处。这种按比例缩小还增大了加工和制造IC的复杂性，并且为了实现这些益处，需要在IC制造方面类似的发展。

同样地，已将对于提高的性能以及缩小的几何结构的IC的需求引入了多栅极器件。这些多栅极器件包括多栅极鳍式场效应晶体管，其也被称作finFET器件，如此称呼是因为沟道形成在从衬底延伸的“鳍”上。FinFET器件可以在将栅极设置在包括沟道区的鳍的侧面和/或顶面上的同时，允许缩小器件的栅极宽度。

随着半导体器件(诸如，金属氧化物半导体场效应晶体管(MOSFET)历经不同的技术节点而被按比例缩小，已经实现应变的源极/漏极部件(例如，应力源区域)以提高载流子迁移率并且改进器件性能。应力使半导体晶格扭曲或发生应变，这会影响半导体的能带排列和电荷传输性能。通过控制完成的器件中的应力的能级和分布，制造商可以提高载流子迁移率并且改进器件性能。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：衬底，具有鳍式场效应晶体管(finFET)区；两个邻近的栅极结构，形成在两个邻近的鳍结构上方，其中，所述两个邻近的鳍结构包含结晶的含硅材料，并且所述两个邻近的鳍结构的部分凸起到邻近的隔离结构之上；以及源极区和漏极区，用于所述两个邻近的栅极结构，在所述源极区和所述漏极区内存在位错以使所述源极区和所述漏极区发生应变。

在该半导体器件中，所述源极区和所述漏极区延伸到介于所述两个邻近的栅极结构之间的隔离结构的上方。

在该半导体器件中，在所述源极区和所述漏极区内不存在隔离结构。

在该半导体器件中，所述位错在所述两个邻近的栅极结构之间的所述邻近的隔离结构的底面下方约5nm至约30nm的深度处具有夹断点。

在该半导体器件中，在[111]方向上形成所述位错。

在该半导体器件中，所述位错中的一个相对于与所述衬底的表面平行的表面的夹角在约45度至约60度范围内。

在该半导体器件中，包括位错的所述源极区和所述漏极区距离半导体层的顶面的深度在约15nm至约60nm范围内，所述顶面紧邻栅极介电层。

在该半导体器件中，所述源极区和所述漏极区的顶面为凹面并且位于半导体层的顶面之上，所述半导体层的顶面紧邻栅极介电层。

在该半导体器件中，所述鳍式场效应晶体管(finFET)区包括n型金属氧化物半导体(NMOS)场效应晶体管(FET)。