[发明专利]半浮栅晶体管结构及其制作方法

说明书

本申请提供了一种半浮栅晶体管结构及其制作方法。该半浮栅晶体管结构包括：衬底，具有相互隔离的第一N阱区和第二N阱区；栅氧化层，设置在衬底的表面上，具有间隔槽，间隔槽设置在第一N阱区所在衬底的表面上；浮栅，设置在衬底的表面上，且内部掺杂有P型杂质离子，浮栅包括：第一浮栅部，充满间隔槽设置；第二浮栅部，与第一浮栅部一体设置，且设置在第一浮栅部以及裸露的栅氧化层的表面上。掺杂有P型杂质离子的浮栅形成pn结二极管且位于衬底的表面以上，因此不需要对衬底进行刻蚀，避免由于刻蚀衬底导致的晶格结构破坏、半浮栅晶体管的漏电流和功耗增加的问题。

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种半浮栅晶体管结构及其制作方法。

背景技术

非挥发性存储器是指芯片在没有供电的情况下，数据仍能被保存而不会被丢失。这种器件的数据写入或擦写都需要有电流通过一层厚度仅为几纳米的氧化硅介质，因此需要较高的操作电压(～20V)及较长的时间(微秒级)。

张卫等人最新提出将隧穿场效应晶体管(TFET)和浮栅器件结合起来，从而构成了一种全新的“半浮栅”结构的器件，如图1所示，该器件被称为“半浮栅晶体管”(Semi-Floating gate transistor，SFG)，并且在2013年8月9日在美国《科学》杂志上发表了该研究成果。相较传统的浮栅晶体管的擦写操作是通过外加高电压来控制电子隧穿过绝缘介质层，半浮栅晶体管采用了硅体内TFET的量子隧穿效应、以及采用pn结二极管来替代传统的氧化硅数据擦写窗口，从而可以将操作电压降低至2V，数据的单次擦、写操作时间可达到1.3纳秒级。

图2至图7示出了现有技术中执行上述半浮栅晶体管的制作方法各步骤后的器件剖面结构示意图，具体流程如下：

执行步骤S1’，在衬底100’中形成图2所示的N阱区101’，并在衬底100’表面上形成图2所示的栅氧化层200’；

执行步骤S2’，对图2中的栅氧化层200’和衬底100’进行刻蚀形成图3所示的凹槽201’；

执行步骤S3’，在图3所示的栅氧化层200’上和凹槽201’中沉积形成图4所示的P型多晶硅层300’，其中的P型多晶硅层与N阱区之间形成pn结二极管。

执行步骤S4’，对图4所示的P型多晶硅层300’进行刻蚀形成具有图5所示剖面结构的器件；

执行步骤S5’，在图5所示的P型多晶硅层300’上沉积形成图6所示的ONO层400’和N型多晶硅层500’，其中ONO层400’为氧化硅层、氮化硅层和氧化硅层形成的三明治结构；

执行步骤S6’，对图6所示的N型多晶硅层500’和ONO层400’依次进行刻蚀，形成图7所示的半浮栅晶体管剖面结构。

但是，上述工艺形成凹槽时，在完成对栅氧化层的刻蚀之后还要继续对衬底进行刻蚀，使部分浮栅设置在衬底中，但是该刻蚀过程对衬底的晶格结构造成了破坏，导致半浮栅晶体管的漏电流和功耗增加。此外，上述刻蚀过程中，光刻机能力决定了半浮栅晶体管pn结二极管尺寸的最小线宽，因此，上述工艺难以进一步缩小半浮栅晶体管的尺寸。而且，在形成N阱区之后，刻蚀形成凹槽时，N阱区的边界不容易确定，因而光刻时掩膜板的对准精度难以确定，有可能会影响沟道的大小，因此，难以形成有效的pn结二极管。上述半浮栅晶体管虽然具有上述优势，但是采用如上所描述的工艺形成的pn结二极管尺寸大于0.5微米，这是难以适用于集成度越来越高的半导体工艺的。因此，如何有效地将半浮栅晶体管的尺寸随半导体工艺的进步而不断缩小，提升数据存储密度成为该技术走向大量生产的关键。

发明内容

本申请旨在提供一种半浮栅晶体管结构及其制作方法，以解决刻蚀过程对衬底的晶格结构造成了破坏，导致半浮栅晶体管结构的漏电流和功耗增加的问题。