[发明专利]原位金属硬掩模形状控制的脉冲电介质蚀刻工艺

说明书

本发明涉及一种原位金属硬掩模形状控制的脉冲电介质蚀刻工艺，具体而言，一体化沟槽在通孔上(TOV)蚀刻，其中含有氮化钛的材料的金属硬掩模下的低k材料的蚀刻是在交替以下步骤进行的：(a)在保持卡盘的温度在约45℃至80℃时，蚀刻低k材料，以及(b)在保持卡盘的温度在约90至130℃时，金属硬掩模圆整和Ti基残留物去除。

技术领域

本发明涉及一种在等离子体处理装置中处理半导体衬底的方法，并且更具体地涉及执行在含氮化钛(TiN)材料的金属硬掩模(MHM)下方的低k材料的一体化沟槽在通孔上(TOV)蚀刻。

发明背景

在衬底(例如，诸如在平板显示器制造中使用的半导体衬底或玻璃面板)的处理中，经常采用等离子体。作为衬底的处理(化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积等)的一部分，将衬底分成其中每一个将成为集成电路的多个管芯或者矩形区域。接着将衬底在一系列的步骤中进行处理，在所述步骤中材料被选择性地去除(蚀刻)和沉积(淀积)以在其上形成电气元件。

通过在衬底的电介质层上形成导电图案来顺序地创建集成电路。在一个示例性等离子体处理中，在蚀刻之前在衬底上涂布固化乳液(即，例如光致抗蚀剂掩模)的薄膜。然后固化乳液的区域被选择性地去除，使下伏层的部分变成暴露的。然后将衬底放置在等离子体处理室中的衬底支撑结构上，所述衬底支撑结构包括单极或双极电极(被称为卡盘)。然后使适当的蚀刻源气体(如C₄F₈、C₄F₆、CHF₃、CH₂F₃、CF₄、CH₃F、C₂F₄、N₂、O₂、Ar、Xe、He、H₂、NH₃、SF₆、BCl₃、Cl₂等)流入室并通过成组的RF频率轰击以形成等离子体来蚀刻所述衬底的暴露区域。通过调整成组的RF频率控制等离子体中的离子能量的值，优化该蚀刻工艺。

在通常的衬底的制造方法(称为双镶嵌)中，电介质层通过导电插塞填充通孔来电连接。一般地，在电介质层中形成开口，然后将该开口填充导电材料(例如，铝(Al)，铜(Cu)等)，使两组导电图案之间能电接触。这在衬底上的有源区之间建立电接触，如在多层膜堆叠中的互连层。在电介质层的表面上多余的导电材料通常通过化学机械抛光(CMP)去除。

然而，使用目前的其中亚微米通孔接触器和沟槽具有高深宽比的等离子体处理技术可能很难满足在衬底上的高电路密度不断升级的需求。新的低k膜和复合膜堆叠的利用对介电蚀刻工艺和设备提出了一系列新的挑战。

发明内容

本文公开了一种蚀刻多层膜堆叠中自对准的通孔和沟槽的方法，该多层膜堆叠由在等离子体处理装置中温度受控的静电卡盘支承，其中在所述自对准的通孔和沟槽的蚀刻期间所述温度受控的静电卡盘调节所述多层膜堆叠的温度。所述方法包括交替以下步骤：(a)在保持所述卡盘在约45至80℃下时，蚀刻含氮化钛材料的金属硬掩模(MHM)下的低k材料，以及(b)在保持所述卡盘在约90至130℃下时，MHM圆整和去除Ti基残留物，如TiN和TiFx(其中，x<4)，并重复步骤(a)和(b)至少一次。