[发明专利]适用于片上系统的扫描测试控制电路

说明书

技术领域

本发明涉及片上系统(SOC)，更具体地讲，涉及一种适用于SOC的扫描测试控制电路，所述扫描测试控制电路能够有效地减少测试功耗并提高测试通过率。

背景技术

随着片上系统(SOC)的规模发展得越来越大，出于功耗的考虑，电源门控(power gating)设计方法被广泛应用在SOC芯片设计领域。与此同时，由于SOC的规模增大，扫描测试硬件和软件的要求也越来越高，因此对SOC芯片进行分组扫描测试越来越普及。

图1是示出具有电源门控模块和非电源门控模块的SOC的示图。参照图1，P1…Pn表示电源门控模块，N1…Nn表示非电源门控模块，电源门控模块P1…Pn具有门控逻辑，箭头表示各个模块的输入和输出。在图1中，门控逻辑由PMOS晶体管实现。然而，门控逻辑也可由NMOS晶体管实现。

图2是示出根据现有技术的SOC的扫描测试的示例的示图。参照图2，电源门控模块的PMOS晶体管由相关逻辑进行控制。每个电源门控模块的门控电路在扫描测试模式下(即，扫描模式信号(scan mode)＝1)，无论电源门控信号如何，各个电源门控模块都是上电的。即，当scan mode＝1时，PMOS晶体管导通，从而将电源电压提供给电源门控模块。也就是说，在现有测试方法中，SOC芯片的所有模块都处于上电状态。然而，往往需要测试的区域仅是一小部分，这样时钟信号和组合逻辑变化信号会传递到非测试逻辑，从而带来大量的动态功耗，还会导致IR-Drop问题。

发明内容

因此，本发明的目的在于提供一种适用于片上系统的扫描测试控制电路，所述扫描测试控制电路能够实现局部上电模块扫描测试并且能够防止掉电模块输出的不定态信号对非电源门控模块的影响，从而有效地降低功耗。

根据本发明的一方面，提供一种适用于片上系统的扫描测试控制电路，所述片上系统包括多个电源门控模块和多个非电源门控模块，所述扫描测试控制电路包括：与所述多个电源门控模块对应的多个二选一电路，每个二选一电路的第一输入端接收电源门控信号，第二输入端接收扫描测试模式的电源门控信号，控制端接收扫描模式信号，输出端连接到电源门控模块的门控晶体管的栅极；多个屏蔽电路，每个屏蔽电路连接在一个电源门控模块和一个非电源门控模块之间，选择性地输出0或1。

优选地，当扫描模式信号为0时，电源门控模块处于非扫描测试状态，并且二选一电路将电源门控信号输出到电源门控模块的门控晶体管的栅极，以使门控晶体管根据电源门控信号导通或截止；当扫描模式信号为1时，电源门控模块处于扫描测试状态，并且二选一电路将扫描测试模式的电源门控信号输出到电源门控模块的门控晶体管的栅极，以使门控晶体管根据扫描测试模式的电源门控信号导通或截止。

优选地，当门控晶体管导通时，门控晶体管将电源电压提供给电源门控模块。

优选地，所述扫描测试控制电路还包括：非门，输入端接收扫描测试模式的电源门控信号，其中，屏蔽电路是与门，与门的两个输入端分别接收非门的输出信号和电源门控模块的输出信号。

优选地，所述扫描测试控制电路还包括：多个缓冲器，每个缓冲器的输入端接收扫描测试模式的电源门控信号，其中，屏蔽电路是或门，或门的两个输入端分别接收缓冲器的输出信号和电源门控模块的输出信号。

根据本发明，在对SOC中的部分电源门控模块进行扫描测试时，其他电源门控模块可以掉电，并且掉电的电源门控模块的输出信号别屏蔽。这样，SOC中的非电源门控模块不会受到掉电的电源门控模块的影响，并且可降低测试功耗，减少逻辑状态的翻转，进而减少IR-drop，提高测试通过率。

附图说明

通过下面结合附图对实施例进行的描述，本发明的这些和/或其他方面和优点将会变得清楚和更易于理解，在附图中：

图1是示出具有电源门控模块和非电源门控模块的SOC的示图；

图2是示出根据现有技术的SOC的扫描测试的示例的示图；

图3是示出根据本发明的示例性实施例的适用于SOC的扫描测试控制电路的示图；

图4是示出根据本发明的示例性实施例的SOC之间的两两测试的示图。

具体实施方式

在下文中参照附图更充分地描述本发明，在附图中示出了本发明的示例性实施例。然而，本发明可以以许多不同的形式来实施，且不应该解释为局限于在这里所提出的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将本发明的范围充分地传达给本领域技术人员。

以将参照附图详细地解释本发明。