[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。

背景技术

随着半导体技术的进步，集成电路朝向高集成度、高速度和低功耗的趋势发展，体硅(Bulk Silicon)衬底以及体硅器件(基于体硅衬底制造的器件)的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战。目前业界认为绝缘体上硅(SOI：Silicon on Insulator)衬底以及SOI器件为取代体硅以及体硅器件的最佳方案之一。

SOI衬底是一种用于集成电路制造的衬底，与目前大量应用的体硅衬底相比，SOI衬底具有很多优势：采用SOI衬底制成的集成电路的寄生电容小、集成度高、短沟道效应小、速度快，并且还可以实现集成电路中元器件的介质隔离，消除了体硅集成电路中的寄生闩锁效应。

请参考图1，图1为采用SOI衬底形成的半导体器件的剖面结构示意图，包括：底硅层100、位于底硅层100表面的绝缘层101、位于绝缘层101表面的顶硅层102，所述三层结构构成SOI衬底；位于顶硅层102表面的栅极结构，包括栅氧化层103以及栅导电层104，紧挨栅极结构侧壁的侧墙105；栅极结构两侧的顶硅层102内的掺杂区106。

然而，上述提供的半导体器件的阈值电压难以调节，半导体器件的应用受到限制。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，解决难以调节半导体器件阈值电压的问题，同时保证半导体器件发生软错误的概率低。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一半导体层、位于第一半导体层表面的绝缘层、以及位于绝缘层表面的第二半导体层，所述衬底具有第一区域、第二区域和第三区域，所述第二区域与第一区域和第三区域相邻接，其中，第一区域和第三区域的绝缘层厚度大于第二区域的绝缘层厚度，第一区域、第二区域和第三区域的绝缘层底部表面齐平，且第一区域、第二区域和第三区域的第二半导体层顶部表面齐平；在所述第二区域的第二半导体层表面形成栅极结构；在所述栅极结构两侧的第一区域和第三区域第二半导体层内形成掺杂区。

可选的，所述衬底的形成步骤包括：提供具有第一区域、第二区域和第三区域的基底，所述基底包括第三半导体层、位于第三半导体层表面的绝缘膜、以及位于绝缘膜表面的第四半导体层；在所述基底表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀去除第二区域的第四半导体层以及部分厚度的绝缘膜，在所述第二区域形成凹槽，剩余的绝缘膜作为衬底的绝缘层；形成填充满所述凹槽的第五半导体层，第三半导体层、绝缘层以及第五半导体层共同组成衬底。

可选的，所述第五半导体层的形成步骤包括：形成填充满所述凹槽的半导体膜，所述半导体膜顶部表面高于图形化的掩膜层顶部表面；平坦化所述半导体膜，直至半导体膜顶部表面与图形化的掩膜层顶部表面齐平；去除部分厚度的半导体膜，剩余的半导体膜为第五半导体层，且所述第五半导体层顶部表面与第四半导体层顶部表面齐平，其中，第四半导体层作为第一区域和第三区域的第二半导体层，第五半导体层作为第二区域的第二半导体层。

可选的，所述第五半导体层的形成步骤包括：形成填充满所述凹槽的半导体膜，所述半导体膜还覆盖于所述第四半导体层表面；平坦化半导体膜形成第五半导体层；第四半导体层和第五半导体层共同作为第一区域和第三区域的第二半导体层，第二区域的第五半导体层作为第二区域的第二半导体层。

可选的，所述衬底的形成步骤包括：提供具有第一区域、第二区域和第三区域的初始基底，所述初始基底包括第三半导体层以及位于第三半导体层表面的绝缘膜；刻蚀去除第二区域部分厚度的绝缘膜形成凹槽，刻蚀后的绝缘膜作为衬底的绝缘层；提供第四半导体层；刻蚀去除部分厚度的第四半导体层，形成具有凸起的第五半导体层；将所述具有凹槽的初始基底与所述第五半导体层进行键合，使凸起正好位于凹槽内，绝缘层表面与第五半导体层表面相接触，键合后第五半导体层作为衬底的第二半导体层。

相应的，本发明还提供一种半导体器件，包括：衬底，所述衬底包括第一半导体层、位于第一半导体层表面的绝缘层、以及位于绝缘层表面的第二半导体层，所述衬底具有第一区域、第二区域和第三区域，所述第二区域与第一区域和第三区域相邻接，其中，第一区域和第三区域的绝缘层厚度大于第二区域的绝缘层厚度，第一区域、第二区域和第三区域的绝缘层底部表面齐平，且第一区域、第二区域和第三区域的第二半导体层顶部表面齐平；位于第二区域的第二半导体层表面的栅极结构；位于栅极结构两侧的第一区域和第三区域第二半导体层的掺杂区。