[发明专利]互连结构的形成方法

说明书

技术领域

本发明涉及半导体制造领域，具体涉及一种互连结构的形成方法。

背景技术

随着集成电路制造技术的不断发展，人们对于集成电路的集成度以及性能的要求变得越来越高。为了尽量满足这些需求，现有技术中开始采用新的材料以及制造工艺来提升集成电路中的半导体器件的性能。

例如，在半导体器件的互连结构中，铜开始逐渐取代传统的铝，成为互连结构中导电插塞或者互连线等导电结构的主要材料，其原因在于，铜的电阻系数相对于铝而言更小，且铜的熔点也较高，抗电致迁移能力也比较强，相对于传统的铝材料的金属插塞，能够承载更高的电流密度，这些特性均有利于提高形成的半导体器件的性能以及封装密度。

相应的，现有技术也开始广泛采用新的制造方式——大马士革(Damascene)或者双大马士革(Dual Damascene)工艺来制作上述的铜材料的导电结构。这种方式通常的做法是先在开有孔或者开口的层间介质层中填充铜，然后通过化学机械研磨(CMP)的方式去除多余的铜，保留部分的铜便作为例如金属插塞或者互连线等的导电结构。

但是，当半导体器件自身的特征尺寸减小到一定程度时，金属(例如上述的铜)内部的晶粒大小对于金属本身导电率的影响开始逐渐显现。电子在金属内部传输时，每次遇到晶粒的边界都会发生不同程度的电子散射(electrons scattering)，电子散射会在一定程度上降低金属的导电率。

对于上述的铜材料的大马士革或者双大马士革工艺来说，由于需要在较小尺寸的孔或者开口中填充铜，所以形成的铜内部的晶粒大小一般都相对较小，这就会产生上述的晶粒较小影响金属本身导电率的问题。

因此，如何形成具有较高的导电率的互连结构，减小电子散射对互连结构导电率的影响，成为本领域技术人员需要解决的问题。

发明内容

本发明解决的问题是提供一种互连结构的形成方法，以尽量减小电子散射对互连结构导电率的影响，形成具有较高的导电率的互连结构。

为解决上述问题，本发明提供一种互连结构的形成方法，包括：

提供衬底；

在所述衬底上形成具有第一尺寸晶粒的第一金属层，

对具有第一尺寸晶粒的第一金属层进行处理，使所述第一尺寸晶粒转换为第二尺寸晶粒，所述第二尺寸大于所述第一尺寸；

在形成具有第二尺寸晶粒的第一金属层之后，采用等离子刻蚀机对所述第一金属层进行刻蚀，去除部分第一金属层以形成第一导电结构。

可选的，对第一金属层进行处理的步骤包括：使所述第一金属层中晶粒的第二尺寸不小于1微米。

可选的，对第一金属层进行处理的步骤包括：

通过退火处理使所述第一金属层中第一尺寸晶粒转化为第二尺寸晶粒。

可选的，对第一金属层进行刻蚀的步骤包括：采用等离子刻蚀机，且使等离子刻蚀机输出脉冲式的偏置功率，以对所述第一金属层进行脉冲刻蚀。

可选的，对第一金属层进行刻蚀的步骤包括：采用等离子刻蚀机，且使等离子刻蚀机输出脉冲式的源功率与脉冲式的偏置功率，以对所述第一金属层进行脉冲刻蚀。

可选的，对第一金属层进行刻蚀的步骤包括：采用氢气或者氯气作为等离子刻蚀的刻蚀气体。

可选的，对第一金属层进行刻蚀的步骤还包括：在等离子刻蚀的刻蚀气体中加入氮气、氩气或者氦气的一种或者多种。

可选的，对第一金属层进行刻蚀的步骤包括：在等离子刻蚀所述第一金属层的过程中，使刻蚀温度不高于25摄氏度。

可选的，对第一金属层进行脉冲等离子刻蚀的步骤包括：

在所述第一金属层上形成掩模；

在所述掩模上形成光刻胶；

去除部分光刻胶以露出部分掩模；

以光刻胶为刻蚀掩模，去除部分所述掩模，并露出部分第一金属层；

以剩余的掩模作为刻蚀掩模，去除部分第一金属层，以形成所述第一导电结构。

可选的，形成掩模的步骤包括，采用低温沉积的方式形成氧化物材料的掩模。

可选的，去除部分光刻胶以露出部分掩模的步骤包括：

图形化所述光刻胶；

采用等离子刻蚀的方法对剩余光刻胶进行修剪，以去除所述剩余光刻胶的一部分。

可选的，形成第一导电结构的步骤之后，还包括：

在所述衬底表面上形成能够露出所述第一导电结构的层间介质层；

在所述层间介质层以及第一导电结构上形成具有第二尺寸晶粒的第二金属层，并与所述第一导电结构的露出部分相互接触；