[发明专利]一种面向多个粗粒度动态可重构阵列的共享数据缓存装置及控制方法

说明书

技术领域

本发明涉及嵌入式可重构设计领域，具体地，涉及一种面向多个粗粒度动态可重构阵列的共享数据缓存装置及控制方法。  

背景技术

处理器与专用集成电路（ASIC）是传统的计算机系统结构领域的运算平台，处理器的特点在于通过执行指令集中的相关指令来完成计算，不用去改动底层的硬件环境。但处理器的运算速度要比ASIC慢很多，每个独立的操作具有更高的执行开销。专用集成电路的特点在于用硬件来实现应用的操作具有很高的速度、效率和精度，但其缺陷在于开发周期太长，代价太高，而且硬件电路一旦制作好以后是不能够被随意改动的。 

FPGA可重构技术的出现，大大改变了传统的嵌入式设计的方法，可重构计算作为一种新型时空域的计算模式，获得了越来越广泛的关注，其主要的应用领域包括多媒体处理、移动通信、数字信号处理、数据加解密等。然而，在军事目标匹配、大数运算、声纳波束合成、基因组匹配、图象纹理填充、集成电路的计算机辅助设计等等之中，随应用场合的不同，可重构系统对性能的提高程度也大不相同。一般情况下，系统内FPGA数量越多，总体的性能就越高，按系统中 FPGA 的芯片数量进行平均，每块 FPGA 能使运算速度提高 7~30 倍左右，但平均每块芯片提高的速度倍数越低。 

随着计算性能要求的提高，计算复杂度的越来越高，粗粒度的可重构架构的计算资源也大量增加，使用多个可重构阵列来完成这些应用，在多个可重构阵列同时进行数据访问的时候，会造成访问冲突，产生访问延迟，增加了数据的访问时间，使得计算性能大大降低。如何减少数据的访问时间，提高数据的访问速度，成为了提高可重构系统计算性能研究中的一个重要课题。  

发明内容

本发明的目的在于，针对上述问题，提供一种面向多个粗粒度动态可重构阵列的共享数据缓存装置及控制方法，以提高大规模粗粒度可重构系统的性能。 

为实现上述目的，本发明采用的技术方案是： 

一种面向多个粗粒度动态可重构阵列的共享数据缓存，包括可重构阵列数据缓存控制单元，可重构阵列数据缓存单元，外部存储器数据预取缓存单元，数据访存重构单元;

所述可重构阵列数据缓存单元：用于存储从外部存储器取到的数据；

所述外部存储器数据预取缓存单元：用于从外部存储器预取即将访问的数据到数据缓存单元；

所述可重构阵列数据缓存控制单元：用于控制可重构阵列与可重构阵列数据缓存单元以及可重构阵列数据缓存单元与外部存储器之间的数据交互；

所述数据访存重构单元：用于发送数据缓存单元所需的地址信息以及步长信息。

根据本发明的优选实施例，所述的可重构阵列数据缓存控制单元，其特征在于，硬件结构包括，地址解析器和步长解析器； 

所述地址解析器：用于解析从数据访存重构单元接收到的地址信息，根据地址信息判断可重构阵列数据缓存单元此时是与外部存储器进行数据交互，还是与可重构阵列进行数据交互；

所述步长解析器：用于解析从数据访存重构单元接收到的步长信息，对于有N个数据存储片区的数据存储单元，步长取值包N种（N取值范围1-8），0，1，2，……，N-1；

根据本发明的优选实施例，所述的用来存储从外部存储器取到的可重构阵列数据缓存单元，包含N个存储片区（N的取值范围是1-8），根据接收到的地址信息判断可重构阵列数据缓存单元是与外部存储器进行数据交互，还是与可重构阵列进行数据交互，根据步长信息确定每一个可重构阵列可以访问的存储片区；

面向多个粗粒度动态可重构阵列的共享数据缓存装置的控制方法，当多个粗粒度可重构阵列同时访问可重构阵列数据缓存单元时，每个可重构阵列在同一时间只能对应可重构阵列数据缓存单元中的一个存储片区，用可重构阵列数据缓存单元的行号M对N进行取模(mod)运算，运算结果为n，即M mod N=n，则把此行号所表示的可重构阵列数据缓存单元定义为存储片区 #n。