[发明专利]一种浅沟槽氧化物空洞和浮栅极多晶硅凹点的消除方法

说明书

技术领域

本发明涉及一种半导体制造领域中的自对准多晶硅工艺，更具体地，涉及一种对0.18μm及以下闪存器件所采用的自对准浮栅极多晶硅填充工艺中，消除浅沟槽氧化物空洞和浮栅极多晶硅凹点产生的方法。

背景技术

在0.18μm及以下的NOR闪存工艺中，自对准多晶硅(Self-Aligned Poly，SAP)方案由于不存在有源区和浮栅对准问题以及较低的流片成本而被广泛采用，其主要流程就是在浅沟槽隔离(Shallow Trench Isolation，STI)形成之后做浮栅极多晶硅(Floating Gate Poly，FGP)的填充以及平坦化。

请参阅图1～图6，图1～图6是传统的自对准浮栅极多晶硅填充的闪存工艺流程各步骤后的器件构造示意图。如图所示，传统的自对准浮栅极多晶硅填充的闪存工艺流程包括以下步骤：

步骤一：提供具有垫氧层2和SiN硬掩膜3表层的晶圆衬底1，进行浅沟槽4隔离刻蚀，形成具有竖直侧壁5的硬掩膜形貌(如图1所示)；

步骤二：进行沟槽氧化物6填充和平坦化(如图2所示)；

步骤三：去除SiN硬掩膜层(如图3所示)；

步骤四：湿法去除垫氧层并生长隧道氧化层7(如图4所示)；

步骤五：生长浮栅极多晶硅8层和平坦化(如图5所示)；

步骤六：将湿法和干法刻蚀结合起来，去除部分厚度的沟槽氧化物6(如图6所示)。

在上述的自对准浮栅极多晶硅填充工艺流程中，涉及到沟槽氧化物的填充和浮栅极多晶硅在有源区填充的工艺平衡问题。随着存储密度增加，有源区线宽持续微缩化，沟槽氧化物的填充和多晶硅填充的工艺矛盾开始变得突出：为了扩大浮栅极多晶硅平坦化的工艺窗口，需要增加SiN硬掩膜的厚度，增大的沟槽深宽比就会导致沟槽氧化物填充空洞化(STI Void)的出现。这就进一步增加了沟槽氧化物填充的挑战性。

如图1所示，步骤一中，SiN硬掩膜3在刻蚀后，形成具有竖直侧壁5的硬掩膜形貌，即形成垂直90度的硬掩膜倾角。具有此形貌的硬掩膜，在硬掩膜的厚度增加后，增大的沟槽深宽比就容易导致在之后的沟槽氧化物填充时出现空洞。

针对上述问题，通常的改进做法是优化浅沟槽隔离刻蚀程式，通过增加硬掩膜刻蚀过程中的高分子聚合物(heavy polymer)来形成较为倾斜的硬掩膜形貌，有助于解决沟槽氧化物填充的空洞问题。增大的沟槽隔离顶端线宽就意味着沟槽深宽比的减小，这样就大大增强了沟槽氧化物填充的工艺能力。

请参阅图7～图12，图7～图12是改进的自对准浮栅极多晶硅填充的闪存工艺流程各步骤后的器件构造示意图。如图所示，改进的自对准浮栅极多晶硅填充的闪存工艺流程包括以下步骤：

步骤一：提供具有垫氧层2和SiN硬掩膜3表层的晶圆衬底1，进行浅沟槽4隔离刻蚀，通过增加硬掩膜刻蚀过程中的聚合物生成，来形成具有一定斜度倾角9的梯形硬掩膜形貌(如图7所示)；

步骤二：进行沟槽氧化物6填充和平坦化(如图8所示)；

步骤三：去除SiN硬掩膜层(如图9所示)；

步骤四：湿法去除垫氧层并生长隧道氧化层7(如图10所示)；

步骤五：生长浮栅极多晶硅8层和平坦化(如图11所示)；

步骤六：将湿法和干法刻蚀结合起来，去除部分厚度的沟槽氧化物6(如图12所示)。

上述改进的自对准浮栅极多晶硅填充的闪存工艺流程存在的负面效应是，当如图9所示的步骤三中的硬掩膜去除后，由于沟槽氧化物具有倾斜的侧壁10，在如图11所示的步骤五中进行自对准浮栅极多晶硅8填充时，这种梯形的工艺形貌，就容易导致浮栅极多晶硅凹点(Floating Gate Poly Pits)的出现。

因此，现有的自对准浮栅极多晶硅填充的闪存工艺，存在造成浅沟槽氧化物空洞或浮栅极多晶硅凹点产生的一定的工艺缺陷。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种新的自对准浮栅极多晶硅填充的闪存工艺，通过增加SiN硬掩膜的厚度，扩大多晶硅平坦化的工艺窗口；通过引入可产生高分子聚合物的刻蚀气体来实现大斜度的SiN硬掩膜倾角，以增强沟槽氧化物填充的工艺能力；通过分2次进行湿法刻蚀去除SiN硬掩膜，使晶圆经过氢氟酸槽(HF tank)两次，利用各向同性刻蚀特性使沟槽氧化物顶部圆滑化，有利于浮栅极多晶硅的填充。本发明采用上述新的改进方法，可同时消除自对准浮栅极多晶硅填充工艺中浅沟槽氧化物空洞和浮栅极多晶硅凹点的产生。

为实现上述目的，本发明的技术方案如下：