[发明专利]半导体装置

说明书

本发明提供无需设置测试端子而能够进行测试模式投入的具备错误动作较少的测试模式电路的半导体装置。构成为具备与时钟同步地比较数据输入端子和数据输出端子的数据，并根据比较结果控制可否投入到测试模式的测试电路。

技术领域

本发明涉及具有测试（test）电路的半导体装置，更具体涉及用于将半导体装置投入到测试模式的测试电路。

背景技术

在半导体装置的制造过程中，出货测试的效率化是维持品质或削减制造成本上有效的技术。作为测试的效率化的手法，也有与用户所使用的功能不同地具备仅在测试时使用的测试模式功能的IC。通过具有测试模式中输出内部节点状态的功能、统一改写存储器IC的功能等，用户所需要的功能以外的特别功能，能够谋求测试的效率化。该测试模式功能需要在由用户不能使用的状态下实现的手法，需要构思不会错误地投入到测试模式的投入构成。作为对测试模式的投入方法有利用测试端子来实现测试模式功能的方法（例如参照专利文献1）。

现有技术文献

专利文献

专利文献1：日本特开2007－67180号公报。

发明内容

然而，在追加测试端子的方法中对于用户来说会增加不需要的端子，违背近年的小面积化趋势。

针对上述课题，本发明公开了不增加测试端子而错误动作较少的投入测试模式的方法。

本发明的具有测试电路的半导体装置如下构成。

一种半导体装置，其中包括：串联连接的多个数据寄存器，与时钟信号同步地将从数据输入端子输入的指令数据暂时保存；指令解码器，判别多个数据寄存器输出的数据是正常指令还是测试指令，当数据为测试指令的情况下输出测试指令信号；比较器，与时钟信号同步地比较指令数据和数据输出端子的数据，并将其检测信号输出；闩锁电路，将比较器输出的检测信号设为置位信号；以及逻辑电路，根据闩锁电路输出的信号能够选择是否输出测试指令信号。

依据本发明，具有测试电路的半导体装置，无需设置测试用的端子，且错误动作较少，并能够进行测试模式投入。由此能够减少端子数，并能实现半导体装置和安装上的省面积化。

附图说明

图1是本实施方式的具备测试电路的半导体装置的结构图；

图2是其它例子的具备测试电路的半导体装置的结构图；

图3是示出半导体装置的正常时动作的信号波形；

图4是本实施方式的测试电路的测试模式投入时的信号波形；

图5是本实施方式的其它例子的测试电路的测试模式投入时的信号波形。

具体实施方式

图1是本实施方式的具备测试电路的半导体装置的结构图。

本实施方式的半导体装置的电路构成包括：时钟输入端子101、数据输入端子102、数据输出端子103、具备多个数据寄存器104的寄存器组105、比较器106、闩锁器107、指令解码器108、输出缓冲器112。

寄存器组105具备串联连接的数据寄存器104，与输入到时钟输入端子101的时钟SCK同步地将数据输入端子102的指令数据SDI的值暂时保存、输出。指令解码器108从寄存器组105输出的数据的值，判别预先规定的正常指令及测试指令。比较器106与时钟SCK的上升沿同步地，比较数据输入端子102的指令数据SDI和数据输出端子103的数据SDO。闩锁器107输入比较器106的输出信号MIO，并输出测试指令禁止信号D＿TEST。数据输出端子103具备输出缓冲器112。

对本实施方式的具备测试电路的半导体装置的动作进行说明。