[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于先进技术而言，应力工程是器件性能提升的最重要的手段之一。应力临近技术(Stress Proximity Technology；SPT)被采用以使应力临近沟道(通常用于NMOS)，并且其也可以改善层间介电层(ILD)的间隙填充工艺余量。

在应力临近技术中，湿法刻蚀(采用磷酸等)与干法刻蚀均可以被用于去除侧壁(spacer)。然而，在现有技术中，应用应力临近技术时存在很多问题。如果进行应力临近技术的时间太短，会造成栅极硬掩膜(一般为氮化硅)的残留，尤其在大栅极(即，尺寸大的晶体管的栅极)区域。如果进行应力临近技术的时间太长，湿法刻蚀的应力临近技术会破坏锗硅层，干法刻蚀的应力临近技术将会破坏金属硅化物。而锗硅(SiGe)层和金属硅化物(NiSi)的损耗，将会影响器件的良率。如果在进行湿法或干法应力临近技术的步骤之后栅极硬掩膜残留太多，将影响层间介电层的间隙填充能力，并影响层间介电层的CMP工艺以及金属栅极的最终高度。金属栅极的高度和均一度对于器件的性能和良率至关重要。高度太低或均一度太差的金属栅极，将导致不稳定的功函数并影响器件性能。因此，锗硅层/金属硅化物的损耗与所有栅极硬掩膜的去除之间的窗口往往非常小。

下面，结合图1A至图1D简要介绍一下现有技术中存在的上述问题。图1A至1D示出了现有技术中的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖面图。

该半导体器件的制造方法，包括如下步骤：

步骤E1：提供半导体衬底100，在所述半导体衬底100上形成NMOS和PMOS的伪栅极101、栅极硬掩膜102、间隙壁103以及位于所述间隙壁103两侧的主侧壁104，如图1A所示。其中，NMOS包括大NMOS，如图1A所示。

其中，大NMOS是指在半导体器件中比其他NMOS尺寸大的NMOS；与此类似，大PMOS是指在半导体器件中比其他PMOS尺寸大的PMOS。在本步骤中，还可以包括在半导体衬底100上进行LDD、形成NMOS和PMOS的源极和漏极、以及形成金属硅化物的步骤，在此并不进行限定。

其中，栅极硬掩膜102的材料一般为氮化硅(SiN)。主侧壁104可以包括第一主侧壁和位于其外侧的第二主侧壁，其中，第一主侧壁的材料为氧化硅，第二主侧壁的材料为氮化硅。

示例性地，半导体衬底100选用单晶硅衬底。该半导体衬底100上还可以包括浅沟槽隔离、阱区等结构，此处并不对此进行限定。

步骤E2：进行应力临近技术(SPT)。经过SPT，形成的图形一般如图1B所示，在大NMOS上存在残留的栅极硬掩膜102’。当然，也可能在大PMOS上形成栅极硬掩膜的残留。即，大栅极(大NMOS或大PMOS的栅极)上均有可能存在栅极硬掩膜的残留。

由于如果进行应力临近技术的时间太长，湿法刻蚀的应力临近技术会破坏锗硅层，干法刻蚀的应力临近技术将会破坏金属硅化物。因此，为了避免对锗硅层或金属硅化物造成破坏，通常进行SPT的时间不能太长，这就导致了在大NMOS上存在残留的栅极硬掩膜102’。

步骤E3：在半导体衬底100上形成层间介电层105，如图1C所示。

由于残留的栅极硬掩膜102’的存在，层间介电层105位于大NMOS上方的部分一般高于其他区域，如图1C所示。

步骤E4：对层间介电层105进行CMP(化学机械抛光)，如图1D所示。

通常，为了去除残留的栅极硬掩膜102’，需要对层间介电层105进行过抛光，则如图1D所示，伪栅极101会被去除很大的高度，这将导致最终形成的金属栅极的高度被严重降低。此时因最终的栅极高度的严重降低，会导致最终制得的半导体器件的性能严重下降甚至无法满足要求。

当然，如果对层间介电层105进行CMP的过程中抛光不足，则会导致大NMOS上方仍存在残留的栅极硬掩膜。此时，残留的栅极硬掩膜将在后续步骤中阻碍大NMOS的伪栅极的去除，导致整个半导体器件的良率的下降。