[发明专利]一种半导体器件及其制备方法

说明书

本发明涉及一种半导体器件及其制备方法，所述半导体器件，包括第一接合晶圆和第二接合晶圆；其中，所述第一接合晶圆中的接合焊盘为凸起形状，所述第二接合晶圆中的接合焊盘为凹槽形状，其中所述凸起形状和所述凹槽形状的尺寸匹配。本发明为了解决现有技术中存在的问题，提供了一种新的接合晶圆，在所述接合晶圆中通过调整接合焊盘（bonding PAD）的尺寸匹配，并通过调整Cu焊盘（PAD）的接合形貌，以达到提高接合良率及接合稳定性（bonding reliability）的作用。

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。

背景技术

在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路（integrated circuit，IC）技术，3D集成电路（integrated circuit，IC）被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。

因此，目前在所述3D集成电路（integrated circuit，IC）技术中大都采用硅通孔（Through Silicon Via，TSV）以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合。在3D IC立体叠合技术，硅通孔(TSV)、中介板(Interposer)等关键技术、封装零组件的协助下，在有限面积内进行最大程度的晶片叠加与整合，进一步缩减SoC晶片面积、封装体积并提升晶片沟通效率。

因此，晶圆水平上的Cu-Cu接合（Wafer level Cu-Cu bonding）作为3DIC中的一项关键技术，目前还处在研发阶段，在3D CIS等高端产品上的有重要的应用趋势。

现有技术中晶圆水平上的Cu-Cu接合（Wafer level Cu-Cu bonding）的方法，如图1a所示，首先提供第一晶圆10和第二晶圆11，通过第一晶圆10上的铜焊盘和第二晶圆11上的铜焊盘之间接合，实现晶片面对面堆叠(F2F Stacking)。其中所述方法特点是在接合过程中接合应力（bonding force）非常大，当Cu突出（protrusion）时，铜焊盘（Cu PAD）会在巨大的接合应力（bonding force）下受挤压变形挤出，有可能引起金属桥连（metal bridge），会导致Cu与氧化物（Oxide）接触引起金属铜的扩散（Cu diffuse），严重时可能由于较大压力导致碎裂（crack），如图1b和1c所示。

通常在Cu制程中用于阻挡Cu的氧化物阻挡层（oxide diffuse）的介质为SiN，但是在晶圆表面增加SiN保护层，会导致接合质量（bonding quality）较差。

因此，现有技术中虽然存在晶圆水平上的Cu-Cu接合（Wafer level Cu-Cubonding）的方法，但是现有技术中存在的各种弊端，例如接合对准（bonding alignment）、接合质量问题（Bonding quality issue）、晶圆压力导致晶圆边缘接合失效（wafer stressinduce wafer edge bonding fail）以及铜扩散（Cu diffuse issue），上述弊端成为亟需解决的问题，以进一步提高器件的性能和良率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。