[发明专利]栅极驱动电路及栅极驱动方法

权利要求书

1.一种栅极驱动电路，其特征在于，包括：具有数个信号输出端口（20或20’）的栅极驱动模块（2或2’）及数个多路复用器模块（4或4’），每个所述多路复用器模块（4或4’）电性连接对应的信号输出端口（20或20’）并且包括低电平输入端（VGL或VGL’）以及用于电性连接Tri-gate架构的面板的第一、第二与第三信号输出端（43、44及45或43’、44’及45’），每个所述多路复用器模块（4或4’）控制其第一、第二及第三信号输出端（43、44及45或43’、44’及45’）与其低电平输入端（VGL或VGL’）或者所述对应的信号输出端口（20或20’）电性导通/断路；当驱动所述Tri-gate架构的面板时，所述多路复用器模块（4或4’）控制其第一、第二与第三信号输出端（43、44及45或43’、44’及45’）交替与所述对应的信号输出端口（20或20’）电性导通，并且控制未与所述对应的信号输出端口（20或20’）电性导通的其第一、第二或第三信号输出端（43、44及45或43’、44’及45’）与其低电平输入端（VGL或VGL’）电性导通。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动模块（2或2’）为GOA模块。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述多路复用器模块（4）包括第一多路复用器单元（40），第二多路复用器单元（41）及第三多路复用器单元（42）；

所述第一多路复用器单元（40）包括第一晶体管（T1）和第二晶体管（T2），所述第一晶体管（T1）具有第一栅极（g1）、第一源极（s1）及第一漏极（d1），所述第二晶体管（T2）具有第二栅极（g2）、第二源极（s2）及第二漏极（d2），所述第一源极（s1）电性连接至所述栅极驱动模块（2）的信号输出端口（20），所述第一栅极（g1）电性连接至第二栅极（g2），第二漏极（d2）电性连接所述低电平输入端（VGL），所述第一漏极（d1）与第二源极（s2）及第一信号输出端（43）电性连接；

所述第二多路复用器单元（41）包括第三晶体管（T3）和第四晶体管（T4），所述第三晶体管（T3）具有第三栅极（g3）、第三源极（s3）及第三漏极（d3），所述第四晶体管（T4）具有第四栅极（g4）、第四源极（s4）及第四漏极（d4），所述第三源极（s3）电性连接至所述栅极驱动模块（2）的信号输出端口（20），所述第三栅极（g3）电性连接至第四栅极（g4），第四漏极（d4）电性连接所述低电平输入端（VGL），所述第三漏极（d3）与第四源极（s4）及第二信号输出端（44）电性连接；

所述第三多路复用器单元（42）包括第五晶体管（T5）和第六晶体管（T6），所述第五晶体管（T5）具有第五栅极（g5）、第五源极（s5）及第五漏极（d5），所述第六晶体管（T6）具有第六栅极（g6）、第六源极（s6）及第六漏极（d6），所述第五源极（s5）电性连接至所述栅极驱动模块（2）的信号输出端口（20），所述第五栅极（g5）电性连接至第六栅极（g6），第六漏极（d6）电性连接所述低电平输入端（VGL），所述第五漏极（d5）与第六源极（s6）及第三信号输出端（45）电性连接；

所述第一晶体管（T1）、第三晶体管（T3）、及第五晶体管（T5）均为N型MOS管，所述第二晶体管（T2）、第四晶体管（T4）、及第六晶体管（T6）均为P型MOS管。

4.如权利要求3所述的栅极驱动电路，其特征在于，当驱动所述Tri-gate架构的面板时，所述多路复用器模块（4）为控制其第一、第二与第三信号输出端（43、44及45）交替与所述对应的信号输出端口（20）电性导通，并且控制未与所述对应的信号输出端口（20）电性导通的其第一、第二或第三信号输出端（43、44及45）与其低电平输入端（VGL）电性导通，控制信号EN_R输入所述第一栅极（g1）及第二栅极（g2），控制信号EN_G输入所述第三栅极（g3）及第四栅极（g4），控制信号EN_B输入所述第五栅极（g5）及第六栅极（g6）。

5.如权利要求3所述的栅极驱动电路，其特征在于，所述第一、第二与第三多路复用器单元（40、41及42）为低温多晶硅TFT。