[发明专利]数据缓存处理方法及装置

说明书

技术领域

本发明实施例涉及计算机科学技术，尤其涉及一种数据缓存处理方法及装置。

背景技术

在计算机技术发展过程中，高速缓冲存储器（英文：Cache）的容量一般只有主存储器的几百分之一，但它的存取速度能与CPU相匹配。因此在存储层次上采用Cache解决了主存储器存取速度比中央处理器CPU操作速度慢的问题。一个Cache由多个高速缓冲存储器线（英文：Cache line）构成，通常每个cache line的大小在32字节至128字节之间。当CPU访问内存的一个或多个字节的时候，会从内存中提取一个与cache line相同大小的内存块到Cache中的一个Cache line，从而使CPU对该Cache line对应的所有的内存地址的访问都可以从Cache取回结果，不需要再访问内存，称之为命中（英文：cache hit）。如果CPU要访问的内存地址并没有在Cache line中，CPU仍然需要访问内存获取数据，称为未命中（英文：cache miss）。较低的未命中率可以大幅度提高计算机的性能。

在现代计算机系统中为了降低cache miss率，通常使用多级cache的策略。但由于只要有访问该cache line的请求，该cache line最终都要进入一级高速缓冲存储器，增大了一级缓存的未命中率，使得整个计算机的性能下降，产生额外的开销。

发明内容

本发明实施例提供一种数据缓存处理方法及装置，以克服现有技术中一级缓存的未命中率高的技术问题。

本发明实施例第一方面提供一种数据缓存处理方法，包括：接收内存发送的访问响应消息，所述访问响应消息包括被访问数据和缓存线地址，所述访问响应消息为所述内存在各级缓存均未命中后接收的访问请求消息对应的响应消息；

确定所述缓存线地址的访问频率；

根据所述访问频率将所述访问响应消息存储至对应的缓存中。

第一方面的第一种可能实现方式中，所述确定所述缓存线地址的访问频率，包括：

判断是否接收至少两个包括所述缓存线地址的访问响应消息，若是，则确定所述缓存线地址为具有第一访问频率的缓存线地址，若否，则确定所述缓存线地址为具有第二访问频率的缓存线地址；

所述根据所述访问频率将所述访问响应消息存储至对应的缓存中，包括：

将具有所述第一访问频率的缓存线地址的访问响应消息存储至一级缓存中；

将具有所述第二访问频率的缓存线地址的访问响应消息存储至最后一级缓存中。

结合第一方面可能实现方式，在第一方面第二种可能实现方式中，所述确定所述缓存线地址的访问频率，包括：

判断所述缓存线地址对应的寻址方式是否为寄存器寻址，若是，则确定所述缓存线地址为具有第一访问频率的缓存线地址，若否，则确定所述缓存线地址为具有第二访问频率的缓存线地址；

所述根据所述访问频率将所述访问响应消息存储至对应的缓存中，包括：

将具有所述第一访问频率的缓存线地址的访问响应消息存储至一级缓存中；

将具有所述第二访问频率的缓存线地址的访问响应消息存储至最后一级缓存中。

本发明实施例第二方面提供一种数据缓存处理方法，包括：

接收最后一级缓存发送的访问响应消息，所述访问响应消息包括被访问数据和缓存线地址，所述访问响应消息为最后一级缓存命中后与访问请求消息对应的响应消息；

确定所述缓存线地址的访问频率；

根据所述访问频率将所述访问响应消息存储至对应的缓存中。

第二方面第一种可能实现方式中，所述根据所述访问频率将所述访问响应消息存储至对应的缓存中之后，还包括：

若所述访问响应消息存储至所述一级缓存中，则将所述访问响应消息所包括的缓存线地址在一级缓存中对应的缓存线的计数器加1；

若存储在所述一级缓存中的所述访问响应消息被替换，且所述访问响应消息包括的缓存线地址在一级缓存中对应的缓存线的计数器未饱和，则将所述缓存线地址在最后一级缓存中对应的缓存线的计数器加1。

结合第二方面第一种可能实现方式，在第二方面第二种可能实现方式中，所述确定所述缓存线地址的访问频率，包括：

判断所述缓存线地址在最后一级缓存中对应的缓存线的计数器是否饱和，若是，则确定所述缓存线地址为具有第一访问频率的缓存线地址，若否，则确定所述缓存线地址为具有第二访问频率的缓存线地址；

所述根据所述访问频率将所述访问响应消息存储至对应的缓存中，包括：