[发明专利]具有高的有效维持电压的静电放电（ESD）钳位电路

说明书

本发明涉及具有高的有效维持电压的静电放电（ESD）钳位电路。在一些实施例中，集成电路能包括:操作地耦接到第一电压总线（升压）和参考总线（V_SS）的触发电路;包括操作地耦接到第二电压总线的阳极端的二极管，所述第二电压总线与第一电压总线不同;包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极以及操作地耦接到所述参考总线的源极的晶体管；以及操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线的输入/输出（I/O）单元。

技术领域

本公开通常涉及电子装置，更具体地说涉及静电放电（ESD）钳位电路。

背景技术

集成电路（IC）和其它半导体装置对静电放电（ESD）事件敏感。一般来说，ESD事件起因于先前带电的物体或人的快速放电，这将产生短持续时间的高电流脉冲。例如，携带即使是相对较小的电荷的人在不经意间触及IC的电气端子的时候，也可能会导致IC内部组件的彻底失效。此外，在某些情况下，由ESD引起的退化可能影响IC的长期可靠性。

为了防止ESD事件，可以给IC提供促进静电放电的安全耗散的电路。ESD保护电路的例子是N型金属氧化物半导体（NMOS）或P型MOS（PMOS）钳位器。在存在ESD事件的情况下，钳位器被配置为变成导电的，并使过量的电流流至地。

然而，本发明人已指出传统的ESD保护电路在某些情况下易于失效。例如，通常在半导体制造期间广泛使用的超负荷烧进（Burn-In(BI)）处理过程可能导致ESD钳位器中的电气过载（EOS）损害。其它EOS条件（例如，有噪声的电源环境等等）也可能会对ESD保护电路性能产生负面影响。

概述

根据本公开的一个方面，提供了一种集成电路，包括：触发电路，操作地耦接到第一电压总线和参考总线;二极管，其包括操作地耦接到第二电压总线的阳极端，所述第二电压总线不同于所述第一电压总线;晶体管，其包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极、以及操作地耦接到所述参考总线的源极；以及输入/输出（I/O）单元，其操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线。

根据本公开的另一方面，提供了一种静电放电（ESD）保护电路，包括：ESD钳位器，其包括与二极管串联的晶体管；以及触发电路，被配置以将所述晶体管的栅极-源极电压设置为大于所述晶体管的漏极-源极电压值的值。

附图说明

本发明通过举例的方式说明并不受附图限制，在附图中类似的参考符号表示相同的元素。附图中的元素是为了简便以及清晰起见而示出的，并且并不必然按比例绘制。

图1是示出了根据一些实施例的具有用于输入/输出（I/O）单元的静电放电(ESD)保护的集成电路（IC）的例子的图。

图2是根据一些实施例的ESD钳位电路的电路图。

图3是示出了根据一些实施例的ESD钳位电路的增加的有效维持电压的曲线图。

图4和图5是示出了“现有技术”ESD钳位电路的操作的电路图。

图6是示出了根据一些实施例的ESD钳位电路的操作的电路图。

图7和图8是示出了根据一些实施例的并行ESD钳位电路组件的电路图。

图9和图10是根据一些实施例的ESD钳位器的图。

图11是根据一些实施例的具有一个或多个电子芯片的装置的印刷电路板（PCB）的例子的图。

具体实施方式